多芯片設計將復雜性推向極限

多芯片設計給管理設計復雜性的能力帶來了挑戰(zhàn)，推高了每個晶體管的成本，壓縮了市場窗口，并促使整個芯片行業(yè)爭相尋找新的工具和方法。

數十年來，整個半導體設計生態(tài)系統（從 EDA 和 IP 提供商到晶圓廠和設備制造商）都在發(fā)展，基于這樣一個假設：可以將更多功能集成到芯片和封裝中，同時改善功耗、性能和面積/成本方程。但隨著將所有這些功能集成到單個芯片或封裝中變得更加困難，開發(fā)這些設備的復雜性已經急劇增加。

據估計，未來不久的先進封裝技術將容納 1 萬億個晶體管，緊密控制功耗、性能和面積/成本（PPA/C）需要在設計到制造流程的每個環(huán)節(jié)都進行重大轉變。

Synopsys 公司研發(fā)工程高級架構師 Sutirtha Kabir 表示：「目前行業(yè)還沒有準備好，但我們正在朝著那個方向發(fā)展。」「我們認為在今天和那一年之間有哪些步驟，不管是 2030 年還是更早？假設您拿起一個 SoC 并將其折疊 [一個簡單的 3D-IC 類比]，假設您所做的一切都是將它們放入具有相同功能的兩個芯片中，但沒有其他變化，您的晶體管數量并沒有改變，但在這個過程中您所做的是在這兩個芯片之間添加接口，無論是凸點還是混合鍵合互連（HBI）。

以前在單個芯片上完成的設計，由于功能現在分布在多個芯片或芯片組上，變得更加復雜。「基本上，以前完成的任務變得更加困難了?！刮鏖T子 EDA 的 Tessent 硅生命周期解決方案技術賦能高級總監(jiān) Ron Press 說道?！高€記得比爾·蓋茨在 1981 年的著名語錄嗎，『640K 內存應該足夠了，對吧』。那時候這是適用的。復雜性是 EDA 產生的動力。一旦使用傳統方法執(zhí)行某項任務變得太困難，那么某種抽象和自動化就是必要的。從早期的電子學開始，這推動了編程語言編譯到硅設計以及許多 EDA 工具。因此，復雜性的定義總是相對于當前的技術水平。」

這又加劇了更高數據速率帶來的復雜性?！溉绻憧纯磾祿俾逝c時間的關系，對于 2G、2.5G、3G、4G、5G，它們所支持的數據速率與摩爾定律的增長大致相同，這也證實了復雜性的不斷增長?！箘P捷公司新市場管理總監(jiān) Chris Mueth 指出?！负芫靡郧暗?2G 手機是由一堆組件組成的——晶體管、小模塊和離散元件。那時手機里堆滿了電子組件，幾乎沒有多余的空間用于額外的功能。但現在一切都集成在一起了。模塊的大小幾乎與很久以前的 IC 芯片一樣大，里面包含了所有的東西。而 3D-IC 將把它推向一個新的水平。」

這同時也顯著提高了驗證挑戰(zhàn)?！冈?2.5G 時代，手機可能有 130 個規(guī)格，而 5G 手機可能有 1,500 個規(guī)格需要驗證?！筂ueth 說道?！脯F在有很多不同的頻段、不同的操作模式、不同的電壓、數字控制等等，你必須在發(fā)貨之前驗證每一件東西，因為你最不想做的就是在手機已經上市時發(fā)現問題?！?/p>

所有這些都導致了復雜性的巨大增加，并且正在嚴重破壞長期以來的芯片設計方法。

「以前單一芯片的設計師可能會擔心這些問題，但那更多是一個封裝問題?！筍ynopsys 的 Kabir 說道?！缸尫庋b人員去擔心吧。芯片設計團隊只需要工作到引腳。RDL 凸點連接總會發(fā)生一些事情。但現在，因為信號與信號之間的連接是通過這些芯片之間的凸點完成的，芯片設計師必須擔心這個問題。今年我們看到的情況是，我們在開始時有數百萬個凸點，而現在凸點的數量迅速增加到了大約 1 千萬個，預計在兩三年內，多芯片設計將包含 5 千萬個 HBIs 連接。」

其他人也持同樣觀點?！冈谖以谶@個行業(yè)工作的多年里，我一直覺得我們在解決當時最復雜的問題，」Cadence 的設計 IP 高級產品營銷團隊總監(jiān) Arif Khan 指出。「摩爾定律適用于單片系統，直到遇到掩膜極限和工藝限制。晶體管密度并沒有隨著工藝技術的進步而線性增長，而我們對日益復雜的設計的需求卻持續(xù)不減，將我們推向了光刻圖像領域的物理極限（掩膜極限）。據估計，NVIDIA 的 GH100 設計擁有超過 1400 億個晶體管，芯片尺寸為 814 平方毫米，采用 4 納米工藝?！?/p>

圖 1：復雜的通用設計流程。來源：Cadence

在多個維度上的縮小

隨著先進工藝技術變得更加復雜，晶圓成本超出了歷史常態(tài)。當與每一代新工藝的晶體管縮放逐漸下降相結合時，每個連續(xù)的前沿節(jié)點上的每個晶體管成本都比上一代更高。

「這對設計構成了一個困境，因為在更新的工藝節(jié)點中設計和制造成本要高得多，」Khan 說道?！篙^大的設計自然會產生更少的晶圓。當考慮到隨機缺陷時，當晶片尺寸較大時，產量的損失會更大，較小分母的一部分會無法使用，除非這些晶片可以修復。隨著工藝技術超越 5 納米，極紫外技術達到了單層光刻的極限。高數值孔徑 EUV 技術現在開始發(fā)揮作用，它將放大率加倍并允許更小的間距，但會將掩膜尺寸縮小一半。因此，如今越來越復雜和更大的設計別無選擇，只能進行分解，而芯片組技術就是圣杯?！?/p>

同時，人們更加注重向設計中添加新功能，而主要限制是掩膜尺寸。這增加了一個全新層面的復雜性。

「在 IBM 大型機和英特爾/AMD x86 服務器的美好時代，一切都是時鐘速度和性能」Axiomise 的 CEO Ashish Darbari 觀察到。「由于 Arm 架構，從 90 年代末開始，功耗成為了行業(yè)的主導推動因素，隨著芯片被壓縮到諸如移動電話、手表和微型傳感器等較小的形態(tài)因素中，性能與功耗和面積（PPA）決定了設計復雜性的商數。據 Wilson Research 2022 年的報告，據報道，72% 的 ASIC 功耗管理是主動的，而功耗管理驗證是一個不斷增長的挑戰(zhàn)。然而，隨著硅在汽車和物聯網中的快速應用，功能安全和設計復雜性占據了主導地位。設計芯片時你不能不考慮功耗、性能和面積（PPA）——以及安全性和/或保密性。

根據哈里·福斯特（Harry Foster）的威爾遜研究報告，71% 的 FPGA 項目和 75% 的 ASIC 項目同時考慮安全性和保密性。隨著「熔斷」和「幽靈」（2018 年）的出現，以及一系列持續(xù)出現的芯片安全漏洞，包括 2024 年的「GoFetch」—安全問題正證明是設計復雜性的直接結果。更糟糕的是，安全漏洞通常源于性能增強優(yōu)化，如推測性預取和分支預測。

「為了實現低功耗優(yōu)化，設計師們已經使用了選擇性狀態(tài)保持、時鐘門控、時鐘分頻器、熱和冷復位以及電源島，這些技術在時鐘和復位驗證方面帶來了驗證挑戰(zhàn)，」Darbari 說?！付嗨贂r鐘引入了關于毛刺、時鐘域交叉和復位域交叉的挑戰(zhàn)?！?/p>

盡管計算性能始終在設計領域占據主導地位，但現在它只是眾多因素之一，比如移動和訪問由傳感器和人工智能/機器學習生成的越來越多的數據。"HBMs 是人工智能/機器學習芯片的基石之一，這也是我們行業(yè)的發(fā)展方向，" Darbari 說。"如果你看一下設計復雜性的更廣泛范圍，超越了 PPA、安全性和保密性，我們應該注意到，在單個芯片上擁有數百個核心和人工智能/機器學習的時代，我們正在重新審視高性能計算的設計挑戰(zhàn)，同時最小化功耗足跡，以及優(yōu)化算術（定點/浮點）數據格式和正確性。在低功耗下更快地移動數據，使用高性能 NoCs，為設計師引入了死鎖和活鎖挑戰(zhàn)。RISC-V 架構為任何人設計處理器打開了大門，這導致了既可以作為 CPU 也可以作為 GPU 的巧妙設計，但是關于 PPA、安全性、保密性的設計復雜性基礎，以及死鎖、活鎖以及計算和內存密集型優(yōu)化，對于 RISC-V 來說將和 RISC-V 時代之前一樣相關。在過去的六年里，大量的工作投入到了建立 RISC-V 微架構實現與 RISC-V 指令集架構（ISA）的合規(guī)性，使用模擬進行啟動測試和形式化方法來數學證明合規(guī)性。RISC-V 驗證，尤其是低功耗、多核處理器驗證，將開啟一個充滿驗證挑戰(zhàn)的潘多拉盒子，因為并沒有多少設計公司擁有與更成熟公司相同水平的驗證能力。Wilson Research 的報告建議，對于 ASICs，74% 的設計調查有一個或多個處理器核心，52% 有兩個或更多核心，15% 有八個或更多處理器核心——我們在部署形式化驗證的經驗中看到了更多這樣的情況。"

解決復雜性挑戰(zhàn)的方法

通過自動化和抽象化的方法不斷建立在先前一代能力的基礎上，來解決復雜性挑戰(zhàn)。

「隨著時間的推移，越來越多的權衡和優(yōu)化被嵌入到 EDA 工具中，因此用戶可以提供更少復雜的『意圖』命令，讓工具來完成困難和繁瑣的工作，」西門子的 Press 說道。「創(chuàng)新是必要的，以應對一些復雜性，比如如何在設備之間進行通信和對數據進行排序。在測試社區(qū)中，掃描是一種將設計轉換為移位寄存器和組合邏輯的方法。掃描使得自動測試模式生成成為可能，因此 EDA 工具可以生成高質量的測試模式，而不需要有人了解功能設計。隨著數據和測試時間變得太大，嵌入式壓縮被用來提高效率?！?/p>

Darbari 也表示同意?！笢y試和驗證已經從 70 年代和 80 年代的體系結構驗證套件發(fā)展到了有限隨機、形式驗證和仿真。每一種新的驗證技術都處理不同抽象層次的設計，如果使用正確，它們可以是互補的。雖然仿真可以在整個芯片級別推理功能和性能，有限隨機和形式在 RTL 級別是很好的技術，形式驗證是構建缺陷證明的唯一技術。我們看到形式驗證在架構驗證方面的應用增加了，以及在發(fā)現死鎖、活鎖和邏輯相關錯誤方面也在增加?！?/p>

復雜性也有其他類型?！改梢愿鶕妙I域和流程中發(fā)生的位置來定義復雜性，」Arteris 的解決方案與業(yè)務發(fā)展副總裁 Frank Schirrmeister 說道。「您可以根據您將要構建的系統來定義復雜性。顯然，當您考慮系統時，您可以回到老式的 V 字形圖，這給您一種復雜性的感覺。然后，您可以根據技術節(jié)點和工藝數據來定義復雜性。此外，還有非常傳統的復雜性定義，通過提高抽象級別來解決。但接下來會發(fā)生什么？」

圖 2：SoCs（左）和 NoCs（右）中的復雜性增長。來源：Arteris

Chiplets

答案就是 chiplets，但隨著 chiplets 和其他先進封裝方法的逐漸普及，設計者們必須應對許多問題。

「chiplets 為這種不斷增加的復雜性問題提供了一種模塊化解決方案，」Cadence 的 Khan 說道?！咐纾凇篘』工藝節(jié)點設計的復雜 SoC 具有許多子系統——計算、存儲器、I/O 等。前往下一個節(jié)點（N+1）以添加其他性能/特性不一定會帶來顯著的好處，考慮到有限的縮放改進與其他因素（開發(fā)時間、成本、良率等）。如果原始設計是模塊化的，那么只有那些受益于工藝縮放的子系統需要遷移到先進節(jié)點，而其他 chiplets 則保留在較舊的工藝節(jié)點。將設計分解以使每個子系統與其理想的工藝節(jié)點相匹配，解決了開發(fā)復雜性的一個關鍵方面。在第一輪中，為分解架構設計的開銷是有的，但隨后的幾代在減少開發(fā)成本和增加 SKU 生成選擇方面獲得了顯著的好處。英特爾（Ponte Vecchio）和 AMD（MI300）等領先的處理器公司已經采取了這種方法?！?/p>

定制 chiplets 以實現理想的功耗、性能、面積/成本尤其重要，以管理成本和上市時間?！缚梢栽诓恢匦略O計整個芯片的情況下添加新功能，使設計能夠在保持產品刷新節(jié)奏的同時命中市場窗口，否則這個節(jié)奏將會因在先進節(jié)點中所需的開發(fā)和產品化時間而放緩，」Khan 說道?！浮耗鶚劇皇怯?Arm 等公司構想的 chiplets 市場，提出了一種 chiplets 系統架構，以標準化 chiplets 類型和分區(qū)選擇（在其生態(tài)系統內）。SoC 設計者仍然需要為其秘密配方定制設計，這提供了他們實施中的差異化。自動化將是降低這里復雜性的關鍵驅動因素。在過去幾年中，通過芯片間標準（例如 UCIe）等標準，芯片間通信的復雜性已經在很大程度上得到緩解。但是，設計者們在從 2.5D IC 流向 3D-IC 流時必須克服的附加實現復雜性。如何在各個 chiplets 之間進行邏輯分區(qū)，以提供具有堆疊芯片的直接芯片間連接的最佳分區(qū)？下一個領域是將這個復雜的問題從用戶分區(qū)域域轉移到自動化、AI 驅動的設計分區(qū)。人們可以設想，在某一代的 AI 處理器成為下一代基于 chiplets 的處理器的主力軍，用于設計?！?/p>

與此同時，chiplets 引入了一種新的驗證維度——基于 UCIe 協議驗證芯片間通信，同時也要理解延遲和熱問題的復雜性。

換而言之，chiplets 是設計增長和擴展的又一次演變，西門子的 Press 說?！概c許多以前的技術一樣，能夠實現更多即插即用方法的標準很重要。設計師不應該處理日益復雜的 tradeoffs，而應該采用消除困難 tradeoffs 的方法。在掃描測試領域，打包的掃描傳遞可以消除整個復雜性的層次，使得 chiplte 設計師只需要優(yōu)化 chiplet 的設計測試和圖案。有即插即用的接口和自我優(yōu)化的圖案傳遞，因此用戶不需要擔心核心或 chiplet 嵌入或 I/O 引腳來獲取掃描數據到 chiplet。這個想法是用即插即用的方法和自動優(yōu)化來簡化問題?！?/p>

如何最好地管理復雜性

鑒于多芯片設計所涉及的考慮因素和挑戰(zhàn)之多，復雜性很難能夠輕松地被管理。然而，有一些方法可以幫助解決這個問題。

Axiomise 的 Darbari 指出，通過意圖使用更先進的技術，如形式化驗證，將驗證左移會對結果產生巨大影響。"在 DV 流程的早期使用形式化驗證確保我們更快地捕捉到錯誤，找到邊緣情況下的錯誤，建立錯誤不存在的證明，確立無死鎖和無活鎖的自由，并獲得覆蓋以找到不可達代碼的覆蓋率。只有在無法使用形式化驗證時，才應使用基于約束和隨機激勵的模擬。"

但是還有另一方面。在許多情況下，復雜問題無法為整個 chiplets 解決?！改惚仨毎阉殖善?，」Synopsys 的 Kabir 說?！附鉀Q小的問題，但確保你正在解決更大的問題。在多芯片設計中，這是最大的挑戰(zhàn)。我們仍然在看『這是一個熱問題。不，這是一個功耗問題?！坏亲蛱炷阍O計的是同一個芯片。有時候芯片在實驗室返回時，他們發(fā)現時序不準確，因為對時序的熱或功耗效應沒有正確的考慮到。模型和標準庫沒有預測到這些，它可能會造成重大影響。因此，設計都會留有很大的余地，我們怎么能夠壓縮這個？這也意味著需要考慮多物理效應，以及時序和構造。」

將復雜問題分解成可管理的部分是芯片設計工程師仍在努力解決的問題。"這是一個新的難題，我看到了很多人都在與之斗爭，而且這僅僅是復雜性挑戰(zhàn)之一，甚至沒有涉及到原子級別，"Kabir 說道?！高@是怎樣的設計流程？誰先來，誰后來？你先解決哪個問題？而且不僅如此，你如何確保在整個過程中問題得到解決，所有不同的芯片都能夠合并在一起？沒有哪家公司知道如何做到這一點，我們必須共同解決。每個人都會提供不同的解決方案，這就是人工智能/機器學習工具等大有可為的地方?！?/p>

Keysight 的 Mueth 表示贊同。「這絕對是一個多學科的挑戰(zhàn)。你的數字設計師必須與你的射頻設計師交流，后者必須與你的模擬設計師交流；一個芯片設計師要與封裝設計師交流；一個熱分析、振動分析。這是一個多學科的世界，因為現在你有你的系統和系統的系統。你有底層組件。這真的很復雜。有四個不同的維度，然后你必須在整個工程生命周期內審視它。有時候人們能夠完成任何事情的能力真是令人驚訝?！?/p>

這可能是一種輕描淡寫。雖然復雜性呈指數增長，但工作人員的數量并沒有相應增加。「美國的工程師平均任職時間是 4.5 年。在硅谷，這個數字是 2.5 年，」Mueth 補充道。「當他們離職時，他們帶走了所有的設計知識、部落知識、公司知識，你會留下空缺。所以，你真的希望有辦法將你的流程數字化，將它們鎖定，并鎖定你開發(fā)的知識產權。你必須找到一種方法來擴展或彌合工作人員和復雜性之間的差距，其中包括尋找新的自動化流程。我們已經看到很多人在拼命開發(fā)大型平臺。但我們已經知道，大型平臺并不能涵蓋一切。它們做不到。變化太多，應用也太多。解決方案是一種應用特定的工作流程、外圍工程管理和外圍流程的組合，因為工程師并不是花費 100% 的時間在仿真上，甚至不是在設計上。他們大部分時間都在處理外圍流程，而這些流程可悲地沒有被自動化?！?/p>