半導體巨頭對high-NA EUV態(tài)度分化

據外媒報道，近期，一位匿名英特爾高層提出一種頗具爭議的觀點：未來晶體管設計，例如GAAFET和CFET架構，可能會降低芯片制造對先進光刻設備的依賴，尤其是對EUV光刻機的需求。這一觀點無疑對當前芯片制造技術的核心模式提出了挑戰(zhàn)。
目前，ASML的極紫外光（EUV）及高數值孔徑（high-NA）EUV光刻機在先進制程中扮演關鍵角色，通過曝光步驟將電路設計轉印至晶圓，隨后通過沉積和蝕刻工藝形成晶體管結構。然而，該英特爾高層認為，隨著GAAFET和CFET等3D晶體管結構的發(fā)展，芯片制造將更依賴蝕刻技術，而非單純依賴光刻設備。他強調，這些新型晶體管結構需要“從各個方向包裹柵極”，因此橫向去除多余材料成為關鍵，制造商將更加注重蝕刻工藝，而非延長晶圓在光刻機中的處理時間。
英特爾在推進high-NA EUV技術上表現積極。據英特爾晶圓代工技術長兼營運長Naga Chandrasekaran透露，該公司計劃使用high-NA EUV光刻技術制造14A芯片，并預計于2027年開始試產，2028年實現量產。然而，這一技術的高成本可能讓客戶更傾向于選擇Low NA EUV光刻技術，這為英特爾帶來了不小的市場風險。
相比之下，臺積電和三星電子對high-NA EUV技術的態(tài)度顯得更加謹慎。據臺積電高層張曉強透露，臺積電的1.6納米級（A16）和1.4納米級（A14）制程技術不會采用high-NA EUV光刻機，而將繼續(xù)使用Low NA EUV光刻機。臺積電預計在2028年實現1.4納米制程的量產，與英特爾的14A節(jié)點時間表相近，但技術路徑卻截然不同。
三星方面，盡管已引入ASML的TWINSCAN EXE:5000 high-NA EUV光刻機，但韓媒報道稱，三星和SK海力士均決定推遲在DRAM生產中引入該技術，理由是設備成本過高以及DRAM架構即將發(fā)生變化。此外，三星在邏輯芯片生產中采用high-NA EUV技術的計劃也可能延后，顯示出其與臺積電類似的技術保守傾向。
總體來看，盡管ASML的high-NA EUV光刻機被視為未來半導體制造的關鍵設備，但英特爾、臺積電和三星這三大巨頭對其實際應用的態(tài)度存在明顯分歧。英特爾選擇激進推進，而臺積電與三星則更傾向于觀望，這一分化或將對未來半導體技術發(fā)展產生深遠影響。