2.5D/3D 芯片技術(shù)將推動(dòng)半導(dǎo)體封裝技術(shù)的進(jìn)步

來自日本東京科學(xué)研究所（Science Tokyo）的一組研究人員 conceptualised 一種創(chuàng)新的 2.5D/3D 芯片集成方法，稱為 BBCube。

傳統(tǒng)的系統(tǒng)級(jí)封裝（SiP）方法，其中半導(dǎo)體芯片使用焊點(diǎn)排列在二維平面（2D）上，存在尺寸相關(guān)的限制，需要開發(fā)新的芯片集成技術(shù)。為了高性能計(jì)算，研究人員通過采用 3D 堆疊計(jì)算架構(gòu)開發(fā)了一種新型電源技術(shù)，該架構(gòu)由直接堆疊的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器上放置的處理單元組成，這是 3D 芯片封裝的重大進(jìn)步。

為了實(shí)現(xiàn) BBCube，研究人員開發(fā)了涉及精確和高速鍵合技術(shù)和粘合劑技術(shù)的關(guān)鍵技術(shù)。這些新技術(shù)可以幫助滿足高性能計(jì)算應(yīng)用的需求，這些應(yīng)用需要高內(nèi)存帶寬和低功耗，并減少電源噪聲。

該研究團(tuán)隊(duì)由小橋典雄教授、大庭隆之教授以及來自日本東京科學(xué)研究所（Science Tokyo）綜合研究所的 WOW 聯(lián)盟異構(gòu)和功能集成部門的其他科學(xué)家組成，最初開發(fā)了一種倒裝芯片-晶圓（COW）工藝，以規(guī)避使用焊料互連的限制。利用噴墨技術(shù)和選擇性粘合涂層方法，他們成功地將不同尺寸的芯片依次粘合到晶圓間距為 10 微米、最小安裝負(fù)載時(shí)間小于 10 毫秒的 300 毫米蛋撻狀晶圓上。解釋精確的 COW 工藝，小橋評(píng)論道：“在蛋撻狀晶圓上制造了超過 30,000 個(gè)不同尺寸的芯片，實(shí)現(xiàn)了更高的粘合速度，且沒有任何芯片脫落故障?！?/p>

為了實(shí)現(xiàn)精確高速的 COW 工藝，研究人員專注于解決影響超薄晶圓多層堆疊的熱穩(wěn)定性問題。通過精心設(shè)計(jì)化學(xué)特性，他們開發(fā)了一種新型粘合材料，稱為“DPAS300”，該材料可用于 COW 和晶圓對(duì)晶圓工藝。這種新型粘合劑由有機(jī)-無機(jī)雜化結(jié)構(gòu)組成，在實(shí)驗(yàn)研究中表現(xiàn)出良好的粘附性和耐熱性。

最后，為了實(shí)現(xiàn)高內(nèi)存帶寬并提高 BBCube 的電源完整性，科學(xué)家們采用了一種由新型電源分配高速公路強(qiáng)化的 3D xPU-on-DRAM 架構(gòu)。這包括在 xPU 和 DRAM 之間嵌入電容器，在晶圓上實(shí)施重分布層，以及在晶圓通道和 DRAM 刻線中放置硅通孔。喬指出：“這些創(chuàng)新將數(shù)據(jù)傳輸所需的能量減少到傳統(tǒng)系統(tǒng)所需能量的五分之一到二十分之一，同時(shí)還將電源噪聲抑制到 50 毫伏以下”，突出了 3D 堆疊計(jì)算架構(gòu)的優(yōu)勢(shì)。

科研人員開發(fā)的東京科學(xué) 3D 芯片集成技術(shù)有可能改變下一代計(jì)算架構(gòu)。