基于掃描的DFT對芯片測試的影響
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基于掃描的DFT方法掃描設計的基本原理
時序電路中時序元件的輸出不僅由輸入信號決定，還與其原始狀態(tài)有關，因此，對它的故障檢測比組合電路要困難的多。掃描設計就是將時序電路轉(zhuǎn)化為組合電路，然后使用已經(jīng)很成熟的組合電路測試生成系統(tǒng)，來完成測試設計。
掃描設計可將電路中的時序元件替換為相應的可掃描的時序元件（也叫掃描觸發(fā)器），然后把它們串起來，形成一個從輸入到輸出的測試串行移位寄存器（即掃描鏈），以實現(xiàn)對時序元件和組合邏輯的測試。
如圖1所示，采用掃描設計技術后，通過掃描輸入端，可以把需要的數(shù)據(jù)串行地移位到掃描鏈的相應單元中，以串行地控制各個單元；同時，也可以通過掃描輸出端串行地觀測它們。這樣就消除了時序電路的不可控制性和不可觀測性，提高了電路的可測性。需要注意的是，可測性設計的前提是不能改變原始設計的功能。
掃描設計的基本流程
掃描設計測試的實現(xiàn)過程是：
1) 讀入電路網(wǎng)表文件，并實施設計規(guī)則檢查（DRC），確保設計符合掃描測試的設計規(guī)則；
2) 將電路中原有的觸發(fā)器或者鎖存器置換為特定類型的掃描觸發(fā)器或者鎖存器（如多路選擇D觸發(fā)器），并且將這些掃描單元鏈接成一個或多個掃描鏈，這一過程稱之為測試綜合；
3) 測試向量自動生成（ATPG）工具根據(jù)插入的掃描電路以及形成的掃描鏈自動產(chǎn)生測試向量；
4) 故障仿真器（Fault Simulator）對這些測試向量實施評估，并確定故障覆蓋率情況。
DFT對芯片的影響
DFT是為了簡化芯片測試而采用的技術，對芯片的功能沒有影響，但不可避免地會增加邏輯，對芯片產(chǎn)生一些影響。
對芯片面積的影響
DFT以增加邏輯來達到簡化測試的目的，增加的邏輯勢必會增加芯片面積。一般，采用DFT會增加10%"15％的芯片面積。
對芯片性能的影響
邊界掃描要在每個輸入輸出端口處插入邊界掃描寄存器（BSC），因此，在正常工作時，信號要多通過一個多路開關，這就帶來了額外延時，降低了芯片原本可以達到的工作頻率。
對芯片故障覆蓋率的影響
芯片測試的要求就是要盡可能地將有故障的芯片檢測出來，從而降低芯片的逃逸率（Escape）。DFT的目的在于方便測試，提高故障覆蓋率，從而降低逃逸率。故障覆蓋率并非越高越好，因為提高故障覆蓋率可能會大大增加測試成本，所以應該在測試成本與取得的逃逸率之間進行折衷。
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