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asic ip核 文章 最新資訊

基于Nios II的掃描信號發(fā)生器IP核設計

  • 本文根據(jù)NiosII嵌入式系統(tǒng)的Avalon總線規(guī)范，提出了一種可控震源掃描信號發(fā)生器IP核設計的方法，并詳細介紹了IP核的硬件和軟件設計。該方法采用自定制組件的軟、硬件協(xié)同設計，實現(xiàn)了起止頻率和掃描時長可調(diào)的線性升降頻正弦掃描信號與頻率可調(diào)的偽隨機掃描信號發(fā)生器的IP核設計。通過對該IP核進行驗證，證明了其可行性和正確性。
  • 關鍵字： Avalon總線  IP核  NiosII  

基于Avalon-ST接口幀讀取IP核的設計和應用

  • 研究基于Avalon-ST接口幀讀取的IP核設計應用，通過Avalon-ST接口將外部存儲中不同格式的幀數(shù)據(jù)轉化為視頻流輸出。根據(jù)Avalon總線協(xié)議及Avalon-ST視頻協(xié)議研究設計方案，使用Verilog HDL語言對模塊進行硬件設計，并將實現(xiàn)的模塊進行測試。
  • 關鍵字： Avalon-ST  IP核  Verilog  

有功電能計量IP核的設計

  • 對有功電能計量的數(shù)學模型進行了分析，給出了相應的IP核實現(xiàn)模型，并詳細討論了CIC抽取濾波器、IIR高通濾波器、FIR低通濾波器、數(shù)字頻率變換等模塊的原理與設計。
  • 關鍵字： 有功電能  CycloneII  IP核  

基于FPGA的二-十進制轉碼器設計

  • 針對二進制轉十進制(BCD)轉碼器的FPGA實現(xiàn)目標，提出了一種高效、易于重構的轉碼器設計方案。并在FPGA開發(fā)板上成功地實現(xiàn)了該設計。
  • 關鍵字： BCD轉碼器  IP核  路徑延遲  

基于片上多核系統(tǒng)的以太網(wǎng)接口的設計與實現(xiàn)

  • 研究了以太網(wǎng)在多核系統(tǒng)中的數(shù)據(jù)通訊，設計了以太網(wǎng)IP核到MPSoC網(wǎng)絡資源的硬件接口。闡述了設計中各模塊的實現(xiàn)功能和設計方法，通過仿真和FPGA驗證結果表明，以太網(wǎng)接口數(shù)據(jù)通訊具有實時和高吞吐率。實現(xiàn)了多核系統(tǒng)與網(wǎng)絡數(shù)據(jù)的信息傳遞，硬件設計結構簡單、性能穩(wěn)定可靠。
  • 關鍵字： IP核  以太網(wǎng)  片上多核系統(tǒng)  

μC／GUI在NiOSⅡ上的移植設計

  • 為了使便攜式心電監(jiān)護儀實現(xiàn)友好的人機交互和更加方便的顯示，這里提出一種GUI界面系統(tǒng)設計，就 是在基于NiosⅡ處理器的嵌入式平臺上實現(xiàn)μC／GUI的移植，使之實現(xiàn)系統(tǒng)功能。
  • 關鍵字： IP核  μC／GUI  TFTLCD  

HDLC協(xié)議控制器的IP核方案及其實現(xiàn)

  • 介紹了HDLC協(xié)議控制器的IP核方案及實現(xiàn)方法，分別對發(fā)送和接收模塊進行了分析，給出了仿真波形圖。該設計采用Verilog HDL語言進行描述，用ModelSim SE 6.0進行了功能仿真。
  • 關鍵字： IP核  Verilog  HDLC協(xié)議控制器  

基于IP的智能傳感器SOC設計

  • 利用SOC/IP芯片能組成完整的智能傳感器系統(tǒng)。智能傳感器傳感參數(shù)可能是多種多樣的。但從功能模塊組成來講，它主要包括數(shù)據(jù)采集模塊、補償與校正模塊、數(shù)據(jù)處理模塊、數(shù)據(jù)網(wǎng)絡通信模塊、人機界面和任務管理與調(diào)度模塊等功能單元。從而基于IP的智能傳感器SOC設計過程為：首先正確建立智能傳感器的通用模塊模型；然后合理劃分各摸塊功能規(guī)范，制定各模塊之間的接口協(xié)議與標準；再設計出一系列通用的IP核；最后把所需的通用IP核搭建整合在一起構成完整的智能傳感器系統(tǒng)。
  • 關鍵字： 智能傳感器系統(tǒng)  SoC  IP核  

SoC設計IP核選擇策略

  • IP核可以兩種形式提供給客戶：軟核和硬核。兩種方式都可使客戶獲得在功能上經(jīng)過驗證的設計。軟核也被稱為可綜合內(nèi)核，需要由客戶進行綜合并在其SoC上實現(xiàn)。而硬核已完全實現(xiàn)(完成了版圖設計)，可直接用于制造。(從技術上說，一種設計只有生產(chǎn)后才能實現(xiàn)。但是在此情況下，實現(xiàn)的意思是指安排布局并可直接投入生產(chǎn))。SoC團隊只需將硬核像一個單片集成電路片那樣置入芯片即可。軟核和硬核具有不同的問題和好處。
  • 關鍵字： 技術支持  IP核  定制  

基于USB2.0和DDR2 SDRAM IP核的數(shù)據(jù)采集系統(tǒng)設計與實現(xiàn)

  • 本文設計的高速數(shù)據(jù)采集系統(tǒng)是應用于芯片現(xiàn)場測試的實時數(shù)據(jù)采集系統(tǒng)，由于被測試芯片為250 MHz 8 bit的高速AD輸出， 因此， 該數(shù)據(jù)采集系統(tǒng)的數(shù)據(jù)采集率是2 Gbps。為了達到實時、高速、海量的數(shù)據(jù)采集， 該系統(tǒng)利用DDR2 SDRAM的高速數(shù)據(jù)傳輸能力和海量存儲能力做為采集數(shù)據(jù)的緩存，然后通過具有即插即用、易擴展、傳輸速率較高等特點的USB2.0接口來將DDR2 SDRAM中的數(shù)據(jù)傳輸?shù)接嬎銠C中進行存儲和分析。
  • 關鍵字： 乒乓緩存  數(shù)據(jù)采集  IP核  

通信接口免費IP核的應用

  • 設計復用技術廣泛應用于當代電路設計中以提高開發(fā)效率，其中ip核的使用是設計復用的主要方式之一。由于完善ip核的開發(fā)周期長且成本高，一些國際開源組織便致力于免費ip核的開發(fā)設計和維護。電路設計人員靈活使用這些免費ip核資源將有效提供工作效率，本文以通信接口免費ip核為例介紹其使用方法，文中使用的免費資源取自opencores開源社區(qū)。
  • 關鍵字： 通信接口  IP核  

基于TSK3000A視頻采集系統(tǒng)IP核設計

  • 采用了32位微控制器TSK3000A、通用Wishbone總線規(guī)范IP核和BT656視頻標準等。在FPGA軟核設計時，采用了基于Openbus總線的系統(tǒng)設計方式，利用NB2開發(fā)驗證平臺，在Xilinx公司的Spartan-3系列FPGA芯片上下載實現(xiàn)，并接入平臺進行驗證。該設計的系統(tǒng)可以將輸入的模擬視頻信號處理之后顯示在TFT真彩LCD屏
  • 關鍵字： TSK3000A  TVP5150  視頻采集  IP核  

浮點矩陣相乘IP核并行改進的設計與實現(xiàn)

  • 基于Altera浮點IP核實現(xiàn)浮點矩陣相乘運算時，由于矩陣階數(shù)的增大，造成消耗的器件資源雖增加但系統(tǒng)性能反而下降的問題，針對現(xiàn)有IP核存在數(shù)據(jù)加載不連貫、存儲帶寬不均勻的不足，提出采用并行化數(shù)據(jù)存儲、依據(jù)查找表加載數(shù)據(jù)和處理數(shù)據(jù)的方式對IP核進行改進。然后將改進的浮點矩陣運算在FPGA中實現(xiàn)，經(jīng)過Quartus、Matlab軟件聯(lián)合仿真并進行結果比對，其誤差不超過萬分之一，且節(jié)省了器件資源、提升了系統(tǒng)性能。仿真結果表明該設計可行，有利于提高諸多高性能領域浮點矩陣的運算速度。
  • 關鍵字： IP核  浮點矩陣運算  存儲方式  

基于SoPC架構的四通道SSI通信控制器

  • 采用VHDL硬件描述語言，以Xilinx公司的FPGA為設計平臺，設計實現(xiàn)了以開源軟核MC8051為核心的控制單元，控制4路SSI協(xié)議模塊的SoPC架構的通信控制器，并對通信控制器進行了功能仿真與驗證。該控制器可靈活進行IP核模塊擴展，并可作為外圍處理機與TI公司TMS320C6000系列DSP進行互連通信，將慢速串行通信任務進行分離，從而減輕DSP的負擔，提高系統(tǒng)的整體性能。
  • 關鍵字： IP核  同步串行接口協(xié)議  SoPC架構  

基于IP核的數(shù)字電路綜合實驗

  • 目前IP core以及IP core的運用是行業(yè)技術發(fā)展的一大趨勢。對EDA技術實驗教學中的IP core的綜合運用進行了探討。所給出的例子都是利用Xilinx的ISE軟件,在其FPGA（SPARTAN3A and SPARTAN3AN系列）芯片上實現(xiàn)了的。文中所討論的基本要點,對初學者如何理解設計重用和運用IP core來進行綜合型實驗設計是有所幫助的。
  • 關鍵字： IP核  綜合實驗  EDA  
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