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克服FPGA I/O引腳分配挑戰(zhàn)(08-100)

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作者:Brian Jackson Xilinx, Inc.產(chǎn)品營(yíng)銷(xiāo)經(jīng)理 時(shí)間:2009-02-25 來(lái)源:電子產(chǎn)品世界 收藏

  還可利用PinAhead布局設(shè)計(jì)中其它與I/O相關(guān)的邏輯,如BUFG、BUFR、IODELAY、 IDELAYCTRL和DCM。 利用PlanAhead中的“Find”命令,可以方便地定位這些對(duì)象和布放點(diǎn)。 要想有選擇地察看的擴(kuò)展邏輯和邏輯連接,請(qǐng)使用工具中的原理圖視圖(“Schematic” view)。

本文引用地址:http://www.2s4d.com/article/91695.htm

  通過(guò)在PlanAhead軟件中的某個(gè)視圖中選擇特定的I/O相關(guān)邏輯并將其拖動(dòng)到器件視圖(Device view)中的選定位置,就可以鎖定其布局。

  PlanAhead軟件將會(huì)自動(dòng)判斷,僅允許將有關(guān)邏輯放在合適的位置。 在拖動(dòng)設(shè)計(jì)中的邏輯對(duì)象時(shí),動(dòng)態(tài)光標(biāo)會(huì)顯示出適當(dāng)?shù)牟季治恢谩?/p>

  步驟4: 為最終核簽(Sign-Off)運(yùn)行DRC和WASSO

  一旦完成引腳分配,就可利用 PinAhead豐富的DRC規(guī)則來(lái)進(jìn)行核簽前的DRC檢查,保證在運(yùn)行PlanAhead軟件實(shí)施工具前設(shè)計(jì)是無(wú)錯(cuò)的。 工具中的眾多I/O和時(shí)鐘相關(guān)規(guī)則可保證I/O布局是合法的。 可利用PlanAhead的DRC對(duì)話框來(lái)選擇相應(yīng)的規(guī)則。

  如果工具發(fā)現(xiàn)違反規(guī)則的情況,將會(huì)顯示帶有錯(cuò)誤信息的DRC結(jié)果表。 選擇相應(yīng)的錯(cuò)誤信息可以更進(jìn)一步入地了解有關(guān)情況。

  PlanAhead還提供了加權(quán)平均同步轉(zhuǎn)換輸出(WASSO)分析功能,可幫助識(shí)別引腳分配引起的潛在信號(hào)完整性問(wèn)題。 為工具提供PCB設(shè)計(jì)的寄生參數(shù)特性,PlanAhead軟件將會(huì)分析不同的I/O組以及其近鄰,并報(bào)告每一I/O組的利用情況和狀態(tài)。

  步驟5: 導(dǎo)出分配數(shù)據(jù)

  你可以將I/O端口列表和封裝引腳信息從PlanAhead軟件導(dǎo)出為CSV格式文件、HDL頭或UCF文件。 CSV文件包括有關(guān)器件封裝引腳的所有信息,以及與設(shè)計(jì)相關(guān)的分配和配置。 列表中的封裝引腳部分是數(shù)據(jù)表中定義I/O端口的很好起點(diǎn)。

  你還可以利用該數(shù)據(jù)表自動(dòng)生成設(shè)計(jì)小組開(kāi)始PCB布局所需要的PCB原理圖符號(hào)。 然而,有時(shí)這些符號(hào)對(duì)于原理圖來(lái)說(shuō)太長(zhǎng)了,可能需要將它們縮短為幾個(gè)符號(hào)。 利用PinAhead中的創(chuàng)建的接口組可以快速做到這一點(diǎn)。

  以原理圖符號(hào)形式提供這些配置為PCB設(shè)計(jì)人員開(kāi)始PCB布局提供了很好的基礎(chǔ)。 因?yàn)槿绻谝_分配的最初就考慮到PCB接口,那么最很可能與最終的引腳配置比較接近。

  如果確實(shí)需要改變引腳來(lái)方便布線,那么改變也比較容易,因?yàn)樾枰淖兊囊_可能已經(jīng)在I/O組內(nèi)了。 這種方法不會(huì)對(duì)設(shè)計(jì)造成太大的影響。 通過(guò)在PCB和設(shè)計(jì)人員之間傳遞修改過(guò)的引腳布局?jǐn)?shù)據(jù)表或UCF文件,可以保證兩個(gè)部分之間的任何修改是同步的。

  為防止信號(hào)噪聲以及支持某些功能,你還可能希望將未用的引腳或特定配置的引腳連接到VCC或GND。 賽靈思目前正在致力于在PinAhead的下一版本中提供這一功能。通過(guò)一個(gè)界面方便FPGA設(shè)計(jì)人員指導(dǎo)此類(lèi)引腳,并在輸出的CSV數(shù)據(jù)表中包含相應(yīng)的引腳連接。 這樣PCB設(shè)計(jì)人員就可以更容易識(shí)別相關(guān)引腳并正確連接之。

  未來(lái),隨著FPGA集成更復(fù)雜的功能以及使用更先進(jìn)的封裝,發(fā)展可靠的FPGA和PCB引腳布局方法勢(shì)在必行。 PinAhead Lite在幫助實(shí)現(xiàn)基于協(xié)同設(shè)計(jì)理念的引腳布局策略方面已經(jīng)能夠提供很大幫助,但我們?nèi)匀灰呀?jīng)在致力于改進(jìn)這一工具以幫助設(shè)計(jì)人員更好地應(yīng)對(duì)引腳布局方面的挑戰(zhàn)。

 

  圖 2 PinAhead 環(huán)境


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