亞微米CMOS電路中VDD-VSSESD保護(hù)結(jié)構(gòu)設(shè)計(jì)二

　　上述例子中，主要是版圖的設(shè)計(jì)不當(dāng)造成在ESD發(fā)生時(shí)自身結(jié)構(gòu)的損壞。經(jīng)過分析，對(duì)該版圖結(jié)構(gòu)做了一些修改優(yōu)化。

　　原因：針對(duì)上述理論分析及例子中實(shí)際的擊穿點(diǎn)，該結(jié)構(gòu)在1000V即被擊穿的原因主要是N1管的漏區(qū)孔距柵的距離d太小所致，d=1.35μm;

　　目標(biāo)：改動(dòng)盡量少的版次達(dá)到全面提升該電路的ESD性能的目標(biāo);

　　方案：N1管的L修改為1.2μm，d修改為3μm，改動(dòng)的版次為多晶版和孔版;

　　結(jié)果：I/O-VDD、I/O/-VSS、I/O-I/O模式下，最低的P95可達(dá)到2.50kV，P50、P51、P54、P57、P84可達(dá)2.8kV，其余的I/O在3.1kV時(shí)仍然通過;在VDD-VSS模式下，當(dāng)ESD加+3.40kV時(shí)，VDD-VSS間短路，所以該模式下抗ESD電壓為3.1kV。

　　可見，通過修改優(yōu)化VDD-VSS鉗位結(jié)構(gòu)，其圖2結(jié)構(gòu)自身的抗ESD健壯性大大增強(qiáng)，VDD-VSS的抗ESD能力提高到3kV以上，其余I/O也得到了進(jìn)一步的提升，使該電路總體ESD性能提高到2.20kV以上，滿足了民品電路的ESD性能要求。要進(jìn)一步提高該電路的ESD性能，需要對(duì)該結(jié)構(gòu)繼續(xù)優(yōu)化，如再增大N1管的漏區(qū)孔距柵的距離d及W/L等，其他I/O口的GGNMOS管也需要相應(yīng)的優(yōu)化修改，但其總面積可能會(huì)相應(yīng)增加。

　　4 VDD-VSS兩種電壓鉗位結(jié)構(gòu)的比較

　　圖8為一種常見的全芯片ESD保護(hù)結(jié)構(gòu)的設(shè)計(jì)，左邊為一個(gè)輸入PAD，右邊為一個(gè)輸出PAD，最右邊的NMOS管則是常規(guī)CMOS工藝電路中最常見的VDD-VSS電壓鉗位結(jié)構(gòu)的設(shè)計(jì)。其設(shè)計(jì)要注意管子本身尺寸的邏輯設(shè)計(jì)，也要注意其版圖的詳細(xì)規(guī)則設(shè)計(jì)。它不屬于電壓檢測(cè)電路。在電路正常工作時(shí)，相當(dāng)于一個(gè)反向二極管;當(dāng)有ESD發(fā)生時(shí)，則NMOS管漏區(qū)的PN結(jié)反向擊穿，寄生的NPN導(dǎo)通從而泄放大電流并使VDD-VSS間的電壓鉗位。

　　圖9中最右邊的VDD-VSS電壓鉗位結(jié)構(gòu)的設(shè)計(jì)則為一種ESD瞬態(tài)檢測(cè)電路，該電路一種詳細(xì)的設(shè)計(jì)方案即為圖2的結(jié)構(gòu)設(shè)計(jì)。具體作用上面已經(jīng)進(jìn)行了詳細(xì)的分析闡述。主要是比較一下圖8、圖9兩種VDD-VSS電壓鉗位結(jié)構(gòu)的優(yōu)劣。

　　在ESD發(fā)生時(shí)，兩個(gè)結(jié)構(gòu)對(duì)VDD-VSS都有電壓鉗位作用，關(guān)鍵是各自電流的泄放能力的差異。一般管子的正向?qū)ū确聪驌舸┠芰δ透叩腅SD電壓，承受更大、更低阻抗的ESD電流，且ESD電流泄放更均勻。在亞微米CMOS IC中，VDD-VSS直接的GGNMOS大管可能不足以耐較高的ESD電壓，該結(jié)構(gòu)更有利于ESD性能的提升，同時(shí)其版圖設(shè)計(jì)面積也更大。只有在亞微米以下的CMOS電路的設(shè)計(jì)中，才需要考慮。