基于FPGA的三相PWM發(fā)生器

隨著現(xiàn)代工業(yè)的要求和微電子技術的進步,交流傳動已經迅速地從模擬控制轉向數(shù)字控制,其中PWM技術與方法是其核心內容。但數(shù)字化PWM電路一直是設計中的難點,除了集成三相PWM發(fā)生器的80C196MC、TMS320F240等微處理器外,均采用中小規(guī)模集成電路設計三相PWM,這是非常復雜的，往往使電路復雜、可靠性差。本文介紹了一種用單片大規(guī)模FPGA實現(xiàn)的三相PWM發(fā)生器,它具有三相脈沖中心對稱、PWM周期和死區(qū)時間可編程等特點,且性能優(yōu)異、靈活性和可靠性高。

1 基本原理

　　本設計的目的是產生三相逆變器的PWM信號波形。圖1是用FPGA實現(xiàn)的PWM部分設計框圖,它主要由脈寬寄存器、緩沖寄存器、周期寄存器、死區(qū)寄存器、死區(qū)發(fā)生器、數(shù)值比較器、控制邏輯等幾部分構成。脈寬寄存器,決定三相PWM信號的脈寬;緩沖寄存器,實現(xiàn)對脈寬數(shù)據(jù)的雙緩沖;周期寄存器,決定PWM的斬波周期;死區(qū)寄存器,決定上下橋臂的死區(qū)時間。脈寬寄存器在每個開關周期中由微處理器更新一次,其輸出數(shù)據(jù)經緩沖以后與基準計數(shù)器進行數(shù)值比較,得到三相PWM信號PA、PB、PC。再經過死區(qū)電路處理,最后產生6個中心對稱的PWM驅動信號,驅動三相逆變器的6個功率器件。PWM算法可采用SPWM(正弦PWM)或者SVPWM(空間矢量PWM)。

FPGA中的基準計數(shù)器,用來產生類似模擬電路中的三角波基準,是一個最小計數(shù)值為0、最大計數(shù)值為周期寄存器中保存的數(shù)值、計數(shù)方向交替變化的可逆計數(shù)器?；鶞视嫈?shù)器單元在最大計數(shù)值時產生一個同步信號SYN,當它有效時將三個脈寬寄存器的數(shù)據(jù)存入各自的緩沖寄存器,實現(xiàn)雙緩沖,使三個脈寬寄存器在SYN無效時可依次由微處理器更新而不影響最終的三相同步關系。同時基準計數(shù)器單元產生一個方向信號DIR,可作為微處理器的外部中斷源(邊緣觸發(fā)方式),在PWM開關周期的起始點產生中斷。

　　微處理器軟件設計較簡單,在初始化階段設置好周期寄存器、死區(qū)寄存器,以后只需在PWM中斷服務程序中將計算好的三相脈寬數(shù)據(jù)分別送到各自的脈寬寄存器,然后退出中斷服務程序,等待控制器在SYN脈沖控制下將三個脈寬寄存器的數(shù)據(jù)鎖存到各自的緩沖寄存器中。在下一個PWM周期中輸出相應的脈沖,同時中斷被觸發(fā),便開始了下一個PWM中斷服務程序。程序要求PWM中斷服務程序運行時間小于PWM周期,由此決定了PWM最高運行頻率。圖2為PWM波形圖。

2 內部設計

　　以A相為例,基準計數(shù)器由加減計數(shù)器構成。加計數(shù)和減計數(shù)交替執(zhí)行,計數(shù)周期由周期寄存器決定,DIR指示計數(shù)方向,同步信號SYN用來加載A相緩沖器。PA是緩沖器與基準計數(shù)器的數(shù)值比較結果,死區(qū)發(fā)生器由死區(qū)計數(shù)器和一些組合邏輯組成,使同相的上下橋臂驅動信號錯開一個死區(qū)時間,防止功率器件短路。死區(qū)時間由死區(qū)寄存器決定,最后輸出A相上下橋臂驅動信號AH和AL。

　　死區(qū)計數(shù)器采用飽和計數(shù)器,飽和計數(shù)器的特性類似于電容的充放電過程,規(guī)則為:

　　(1)當輸入為0時,如果計數(shù)值等于0,則計數(shù)值保持不變,否則作減1計數(shù);

　　(2)當輸入為1時,如果計數(shù)值等于max,則計數(shù)值保持不變,否則作加1計數(shù);

　　(3)當輸入為1且死區(qū)計數(shù)器數(shù)值為max時,

　　AL=0，AH=1，上橋臂導通;

　　(4)當輸入為0且死區(qū)計數(shù)器數(shù)值為0時,AL=1，AH=0，下橋臂導通;

　　(5)當死區(qū)計數(shù)器數(shù)值在0～max之間時,AL=0，

　　AH=0，上下橋臂都截止,形成死區(qū)。

其中,max等于死區(qū)寄存器的數(shù)值。

周期寄存器和脈寬寄存器為14位,死區(qū)寄存器為8位,在20MHz時鐘下,開關頻率為610Hz～10MHz， 死區(qū)時間為0～12.8μs,脈沖分辨率為50ns。

FPGA采用VHDL硬件描述語言進行設計,下面給出死區(qū)發(fā)生器的VHDL設計:

entity dead is

port(clk，px:in std_logic；

xh，xl:out std_logic；

dead_time:in std_logic_vector(7 downto 0)；

q:inout std_logic_vector(7 downto 0))；

end dead；

architecture dead of dead is

　　begin

　　process(clk)

　　begin

　　if (clk＇EVENT and clk=′1′) then

if ((px=′1′) and (q/=dead_time)) then

q=q+1；

　 elsif ((px=′0′) and (q/=″00000000″)) then

　 q=q-1；

end if；

if ((px=′1′) and (q=dead_time)) then

xh=′1′；

else

xh=′0′；

end if；

if ((px=′0′) and (q=″00000000″)) then

xl=′1′；

else

xl=′0′；

end if；

end if；

end process；

end dead；

3 試驗與結論

　　FPGA采用ACTEL公司反熔絲工藝的42MX16， 應用在所研制的交流主軸驅動器中,圖3是其6個基極驅動信號波形。在實際應用中,除PWM外,在同一片F(xiàn)PGA中還設計了光電編碼器計數(shù)單元、輸入脈沖計數(shù)器、I/O接口、保護電路、譯碼器等全部外圍數(shù)字邏輯電路,它與DSP、A/D芯片和接口電路構成非常簡潔的交流電機驅動器的控制部分。采用FGPA構成三相PWM發(fā)生器的方案,具有低成本、高靈活性、高集成度、高可靠性等優(yōu)點。