高速信號采集與數(shù)據(jù)形成系統(tǒng)硬件設(shè)計(jì)

1 引言

　　雷達(dá)回波信號工作在很寬的頻帶上，在對回波信號進(jìn)行采樣時(shí)，根據(jù)奈奎斯特采樣定理，采樣頻率必須大于等于被采樣信號最高頻率的兩倍，才能使采樣后的信號不失真。這就使得采樣電路丁作在很高的頻率上，對電路的精度和靠高性提出了很高的要求。本文介紹了的一種高頻高可靠的信號采集和數(shù)據(jù)形成系統(tǒng)，采樣電路的最高頻率可以達(dá)到。

　　由于FPGA芯片具有體積小，功耗低，開發(fā)周期短，配置靈活等優(yōu)點(diǎn)，本系統(tǒng)以FPGA芯片為核心構(gòu)筑信號采集和數(shù)據(jù)形成電路。

　　2 設(shè)計(jì)方案

　　信號采集與數(shù)據(jù)形成模塊中，采用兩片ADC08D1500同時(shí)完成對HH及HV兩個(gè)雷達(dá)回波通道的正交基帶視頻信號的采樣。使用V5系列FPGA-Vertex5實(shí)現(xiàn)對ADC輸出數(shù)據(jù)的接收，并對接收數(shù)據(jù)緩存，由FPGA完成數(shù)據(jù)接口和數(shù)據(jù)格式化的工作，系統(tǒng)框圖如圖1所示。

　　圖1數(shù)據(jù)采集器的整體設(shè)計(jì)框圖

　　兩片ADC08D1500對雷達(dá)回波的兩個(gè)正交通道的基帶視頻信號進(jìn)行采樣后，采樣數(shù)據(jù)采用LVDS電平標(biāo)準(zhǔn)輸出，每片ADC輸出位寬為32bit數(shù)字信號，采用并行輸出，并由同一片Vertex5 FPGA接收。

　　FPGA還要實(shí)現(xiàn)接口轉(zhuǎn)換和控制功能，其設(shè)置的外部輔助數(shù)據(jù)接口，接收來自主控的外部輔助數(shù)據(jù)，外部輔助數(shù)據(jù)包含了主控計(jì)算機(jī)對信號采集與數(shù)據(jù)形成模塊的控制命令。FPGA還設(shè)置了兩路32bit位寬的數(shù)據(jù)記錄接口，將來自兩片ADC的采樣數(shù)據(jù)與輔助數(shù)據(jù)一起打包成幀后，通過兩路數(shù)據(jù)記錄接口或RockeIO接口輸出給數(shù)據(jù)記錄器。

　　兩個(gè)正交通道的ADC對通道間的工作時(shí)序同步有著很高的要求，本方案設(shè)計(jì)中采用高速時(shí)鐘驅(qū)動(dòng)器NB7L14M對采樣時(shí)鐘進(jìn)行驅(qū)動(dòng)，確保到達(dá)兩路ADC的采樣時(shí)鐘信號的相位一致性。本設(shè)計(jì)具有自檢功能，可以通過遙測信號將自檢結(jié)果傳給主控。此系統(tǒng)以最高頻率1.5G進(jìn)行設(shè)計(jì)。

　　3 AD外圍電路設(shè)計(jì)

　　信號采集與數(shù)據(jù)形成模塊的模數(shù)轉(zhuǎn)換芯片采用ADC08D1500完成，該芯片是National Semiconductor公司推出的一款雙路低功耗CMOS模擬／數(shù)字轉(zhuǎn)換器，取樣頻率為1．7GSPS．分辨率為8Bit，可選擇SDR或者DDR輸出時(shí)鐘，采用雙邊采樣（DES）模式，能以3GSPS的速度利用一條模擬輸入通道進(jìn)行采樣，本系統(tǒng)利用兩條輸入通道以1．5GSPS的速度進(jìn)行采樣。

　　（1）模擬輸入

　　每片ADC08D1500有兩路模擬輸入，分別為VINI和VINQ，輸入模擬數(shù)據(jù)必須為差分輸入，前端提供的數(shù)據(jù)源為單端的，采用差分輸入需要采用變壓器將單端信號轉(zhuǎn)化為差分信號。本設(shè)計(jì)中的單端模擬輸入信號采用射頻變壓器TP-101，將單端信號轉(zhuǎn)換為差分信號后接入ADC的模擬信號輸人端。

　?。?）時(shí)鐘輸入

　　ADCOSDl500芯片有一個(gè)LVDS的差分時(shí)鐘輸入端CLK+和CLK-。為交流耦合差分輸入。輸入的時(shí)鐘信號通過一個(gè)4．7nF的電容耦合到ADC的時(shí)鐘輸入端。根據(jù)設(shè)計(jì)要求，兩片ADC的采樣時(shí)鐘需受嚴(yán)格同步，以達(dá)到其幅相一致性的要求。驅(qū)動(dòng)器設(shè)計(jì)中采用了一片on semiconductor公司的1：4高速時(shí)鐘分配芯片NB7L14M完成。該芯片的輸入信號電平為LVPECL、CML、LVDS、LVTTL和LVCMOS，輸出信號為標(biāo)準(zhǔn)的CML電平，交流耦合到ADC的時(shí)鐘輸入端。CML電平的輸出結(jié)構(gòu)如下圖所示。CML接口典型的輸出電路是一個(gè)差分對形式，差分對的發(fā)射極到地的恒流源典型值為16mA。假定CML的輸出負(fù)載為一個(gè)50上拉電阻，則單端CML輸出信號的擺幅為Vcc口Vcc-0．4V。在這種情況下，差分輸出信號擺幅為800mv。CML到LVDS的交流耦合電路圖如下圖。

　　圖2 CML輸出機(jī)構(gòu)

　　圖3 CML到LVDS在交流耦合電路圖