基于FPGA技術的數(shù)字相關器的設計與實現(xiàn)

　　3　用VHDL設計數(shù)字相關器

　　用VHDL設計數(shù)字相關器的邏輯框圖如圖2所示。

圖2 字相關器的邏輯框圖

　　本文用VHDL設計的數(shù)字相關器,僅需一個數(shù)據(jù)時鐘,避免了復雜的時序控制,它采用適時運算處理,所得相關峰的寬度是一個數(shù)據(jù)比特,比較容易捕獲,不會產生丟峰漏峰等不良現(xiàn)象,提高了相關器的可靠性?！　?

下面給出32－bit數(shù)字相關器的部分VHDL源程序。

4　FPGA實現(xiàn)32-bit數(shù)字相關器　　

本設計選用XC4044XLA FPGA芯片實現(xiàn),開發(fā)工具是XILINX公司的FoundationSeries3．1i。相關器僅占該芯片部分資源,該芯片其余資源為同步系統(tǒng)中其它部件所用。　　下面給出該相關器測試結果。給相關器設置32位相關碼：將0F7ADH、96E8H依次由低到高置入相關碼寄存器中,其接收數(shù)據(jù)中的獨特碼與相關碼相同,測試結果如圖3所示。

圖3測試結果

5　結束語　　

用VHDL設計在FPGA芯片中實現(xiàn)數(shù)字相關器,簡化了相關器復雜的邏輯電路設計,降低了相關器的功耗,提高了相關器的可靠性。該相關器已成功地應用于某無線通信系統(tǒng)中,性能穩(wěn)定可靠。