π／4-DQPSK差分解調(diào)器的數(shù)字化FPGA設(shè)計(jì)與實(shí)現(xiàn)
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下面是A、B兩路乘法器的LPF輸出：
3 結(jié)束語(yǔ)
π／4-DQPSK差分解調(diào)算法的所有部分均可由VHDL編程實(shí)現(xiàn)。目前，整個(gè)過(guò)程已經(jīng)經(jīng)過(guò)功能仿真和時(shí)序仿真，并用OUARTUS II進(jìn)行了綜
合、映射、布局布線，現(xiàn)已成功下載到Cyclone II中運(yùn)行?？蓾M足預(yù)期的設(shè)計(jì)目標(biāo)。該方案實(shí)現(xiàn)簡(jiǎn)單，速度快，占用硬件資源少，非常適合工程應(yīng)用。其軟件和硬件相結(jié)合的方法還具有體積小、功耗低、集成度高、可軟件升級(jí)、抗干擾能力強(qiáng)等特點(diǎn)，符合未來(lái)通信技術(shù)發(fā)展的方向。
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