FPGA控制下面陣CCD時序發(fā)生器設計及硬件實現
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LT3487是一款單芯片穩(wěn)壓器，可以在單輸入電壓(2．3～16 V)基礎上，獲得正負電壓。與其他同類型穩(wěn)壓器相比，其輸出斷開功能可避免在器件關閉期間出現直流漏電所導致的功率損耗。文中輸入電壓值為+5 V，通過USB接口從電腦得到，其供電能力完全能夠滿足驅動及CCD電路的電流消耗。
4．2 驅動器電路
如圖7所示，CCD工作所需的驅動時序均由CycloneII系列器件EP2C8T144C8N產生。在CCD工作所需的4路垂直驅動時鐘Vφ1、Vφ3、Vφ2A、Vφ2B中，Vφ1、Vφ3為兩電平，Vφ2A、Vφ2B為三電平。而FPGA產生的信號只有‘0’和‘1’兩種狀態(tài)。對此，可將時序發(fā)生器中的XV2和XV3時序分別與XSG1和XSG2時序利用脈沖合成驅動器CXD1267AN進行合成來生成Vφ2A、Vφ2B。本文引用地址：http://www.2s4d.com/article/191097.htm
如圖7所示，在FPGA產生的時序發(fā)生器的10路信號中，XV1、XV2、XSG1、XV3、XSG2、XV4經過脈沖合成驅動器CXD1267AN后，合成為Vφ1、Vφ2A、Vφ2B、Vφ3；而H1、H2和復位脈沖RR通過ACT04反相器后進入CCD進行工作，提升了H1、H2和RG的驅動電壓，增加了CCD的水平讀出能力。驅動電路在-5．5 V和+15 V的電壓下工作。在電壓偏置電路和驅動電路的工作下，產生的CCD信號為包含直流分量大小為幾百mV的交流信號。
4．3 硬件測試結果
物體的圖像經過光學鏡頭投射到面陣CCD上，并將上文實現的驅動時序用于面陣CCD的驅動，并用示波器對隔直后的CCD信號進行測量。
圖8為CCD輸出的某一行中各感光像元電荷信號的波形，每個周期代表一個像元。每個像素單元分為3部分，它們分別是復位脈沖饋入、參考電平和數據電平。每個周期中的尖峰為復位脈沖饋入到CCD的讀出電容，在CCD輸出波形中形成，每個像素感受到光信號的有效值由參考電平和數據電平的差表示。由此可見，在驅動時序作用下面陣CCD能正常工作。
5 結束語
時序控制方案采用VHDL語言進行設計，用EDA軟件對所設計的驅動電路進行了仿真。仿真結果表明，該驅動電路能夠滿足面陣CCD驅動時序的求。
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