手把手課堂:Xilinx FPGA設計時序約束指南

　　作為賽靈思用戶論壇的定期訪客，我注意到新用戶往往對時序收斂以及如何使用時序約束來達到時序收斂感到困惑。為幫助 FPGA設計新手實現時序收斂，讓我們來深入了解時序約束以及如何利用時序約束實現FPGA 設計的最優(yōu)結果。

　　何為時序約束？

　　為保證設計的成功，設計人員必須確保設計能在特定時限內完成指定任務。要實現這個目的，我們可將時序約束應用于連線中——從某 FPGA 元件到 FPGA 內部或 FPGA 所在 PCB 上后續(xù)元件輸入的一條或多條路徑。

　　在 FPGA 設計中主要有四種類型的時序約束：PERIOD、OFFSET IN、OFFSET OUT 以及 FROM: TO（多周期）約束。

　　PERIOD 約束與建組

　　每個同步設計要有至少一個PERIOD 約束（時鐘周期規(guī)格），這是最基本的約束類型，指定了時鐘周期及其占空比。若設計中有不止一個時鐘，則每個時鐘都有自己的 PERIOD 約束。PERIOD約束決定了我們如何進行布線，來滿足設計正常工作的時序要求。

　　為簡化時序約束應用過程，常?？蓪⒕哂蓄愃茖傩缘倪B線分組為一組總線或一組控制線。這樣做有助于完成正確為設計約束定義優(yōu)先級這一關鍵步驟。

　　設計約束優(yōu)先次序排列

　　若設計有多重約束，則需進行優(yōu)先次序排列。一般來說，約束的一般性越強，其優(yōu)先級越低。相反，約束的針對性越強，其優(yōu)先級越高。舉例來說，時鐘網絡上的某個一般性 PERIOD 約束將被特定網絡的具有更高優(yōu)先級的 FROM: TO 約束所覆蓋。

　　特定 FROM: TO（或 FROM: THRU:TO）約束在時鐘域內任意網絡中的重要性均高于一般性約束。

　　為便于進行約束的優(yōu)先級排列，可運行賽靈思時序分析器（ISE® Design Suite中的靜態(tài)時序分析工具），并生成時序規(guī)格迭代報告，即常說的 .tsi 報告。該報告說明了各約束間是如何迭代的，以及該工具如何為各約束設置默認優(yōu)先級。

　　采用 PRIORITY 約束關鍵詞可手動設置任一時序約束的優(yōu)先級并使其優(yōu)先于默認的或預先設定的優(yōu)先級。這對同一路徑上的兩個或多個時序約束發(fā)生沖突時尤為有用。這里的優(yōu)先級指的是同一路徑上有兩個或多個時序約束時，該應用哪一個。其余的低優(yōu)先級約束則被忽略。優(yōu)先級可在 -10 ~ +10 的范圍內設置。

　　PRIORITY 值越低，優(yōu)先級越高。注意該值不會影響到哪些路徑應率先布局和走線，只有當優(yōu)先級相同的兩個約束出現在同一路徑上時，它才會影響由哪個約束控制該路徑。

　　下面將以 PERIOD 只控制從同步元件到同步元件之間的網絡，如 FFS 到FFS 為例來進一步介紹（約束以藍色顯示如下）：

　　創(chuàng)建名為 tnm_clk20 的 TIMEGRP（時序分組），包含網絡 clk20 驅動的所有下游同步組件。這些同步元件間的所有路徑均受時序規(guī)格“TS_clk20: 20ns”（同步元件到同步元件 20 納秒的時間要求）的約束。“HIGH 50%”指 clk20 的占空比為50/50。

　　在第二個例子中，我們使用 FROM:TO 約束來定義對兩個分組間路徑的要求，即：

　　該命令的作用是告知工具，確保數據從時序分組“my_from_grp”包含的元件到“my_to_grp”的元件所用時間為 40納秒。時序分析器仍將計算從源分組到目標分組的時鐘偏移，不過若時鐘關聯，則優(yōu)先級較低。也可使用如下預定義分組：