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cpld／fpga 文章 最新資訊

MSK信號(hào)檢測識(shí)別的FPGA實(shí)現(xiàn)

  • MSK信號(hào)檢測識(shí)別的FPGA實(shí)現(xiàn),采用MSK 調(diào)制的跳頻通信具有主瓣能量集中、旁瓣衰落滾降快、頻譜利用率高和抗干擾能力強(qiáng)等優(yōu)點(diǎn)，在軍事通信中應(yīng)用廣泛。如美軍現(xiàn)役的聯(lián)合戰(zhàn)術(shù)信息分發(fā)系統(tǒng)采用的通信信號(hào)，工作帶寬969~1 206 MHz，跳頻速率為70000 多
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VGA圖形控制器的FPGA實(shí)現(xiàn)

  • VGA圖形控制器的FPGA實(shí)現(xiàn),VGA(視頻圖形陣列)作為一種標(biāo)準(zhǔn)的顯示接口得到廣泛的應(yīng)用。利用FPGA 芯片和EDA 設(shè)計(jì)方法，可以因地制宜，根據(jù)用戶的特定需要，設(shè)計(jì)出針對(duì)性強(qiáng)的VGA 顯示控制器，不僅能夠大大降低成本，還可以滿足生產(chǎn)實(shí)踐中不斷變化
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基于雙FPGA的刀閘接口控制箱的設(shè)計(jì)

  • 摘要：現(xiàn)有變電站改造成數(shù)字化變電站時(shí)需要增加過程層設(shè)備，其中對(duì)刀閘接口控制箱的動(dòng)作可靠性提出了極高的要求。提出一種基于雙FPGA實(shí)現(xiàn)多重邏輯閉鎖的刀閘接口控制箱實(shí)現(xiàn)方案。設(shè)計(jì)了FPGA電源和時(shí)鐘實(shí)現(xiàn)電路，兩塊
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基于AVR單片機(jī)與FPGA的低頻數(shù)字式相位測量儀

  • 摘要：提出了以AVR ATmega128單片機(jī)和Altera公司的Cyclone系列EP1C3T100為核心的系統(tǒng)設(shè)計(jì)方案。分析了數(shù)字式低頻相位測量儀的測量原理和測量誤差及其消除的方法。利用單片機(jī)強(qiáng)勁的運(yùn)算、控制功能和FPGA運(yùn)算速度快、資
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于FPGA的跳頻通信頻率合成器設(shè)計(jì)

  • 0引言隨著國民經(jīng)濟(jì)的快速發(fā)展和人們生活水平的不斷提高，人們對(duì)居住房子的舒適性及安全性要求也提升到了更高...
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基于FPGA的GPS+GSM雙重車載定位系統(tǒng)設(shè)計(jì)

  • 摘要：為了克服一般車載導(dǎo)航系統(tǒng)定位不連貫的缺陷，利用NiosⅡ軟核處理器配置靈活、擴(kuò)展性強(qiáng)等特點(diǎn)，結(jié)合GPS和GSM模塊，設(shè)計(jì)出了一種基于SoPC技術(shù)的雙重定位系統(tǒng)。該設(shè)計(jì)利用SoPC Builder開發(fā)工具將NiosⅡ處理器、存
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MathWorks HDL ta工具新添Xilinx FPGA 硬件驗(yàn)證功能

  • ?????? MathWorks 日前宣布適用于 Xilinx FPGA 開發(fā)板且新添了 FPGA 在環(huán) (FIL) 功能的 EDA Simulator Link 3.3 面市。FIL 使工程師們能夠在使用 Simulink 作為系統(tǒng)級(jí)測試臺(tái)架的同時(shí)，以硬件速度驗(yàn)證其設(shè)計(jì)。
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基于FPGA 的VGA 圖形控制器的實(shí)現(xiàn)方法

  • 本設(shè)計(jì)中存儲(chǔ)的圖像數(shù)據(jù)所采用的像素位深為3 位，共可顯示8種顏色。在實(shí)際應(yīng)用中，可以使用更大的存儲(chǔ)器，最終實(shí)現(xiàn)256 色圖像，乃至真彩色圖像的顯示。在此設(shè)計(jì)基礎(chǔ)上，通過使用SDRAM 等外部存儲(chǔ)器，利用DMA 控制方式，并且配合Altera 的nios 嵌入式軟核CPU ,可以在SOPC 開發(fā)平臺(tái)上最終實(shí)現(xiàn)兼容SVGA ,TVGA 標(biāo)準(zhǔn)等的更復(fù)雜顯示控制器。
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CPLD在DSP多分辨率圖像采集系統(tǒng)中的應(yīng)用

  • CPLD在DSP多分辨率圖像采集系統(tǒng)中的應(yīng)用,視頻采集系統(tǒng)是數(shù)字圖像獲取的最基本手段，是進(jìn)行數(shù)字圖像處理、多媒體和網(wǎng)絡(luò)傳輸?shù)那疤?，它可為各種圖像處理算法提供待處理的原始數(shù)字圖像和算法驗(yàn)證平臺(tái)。隨著圖像數(shù)字化處理技術(shù)的高速發(fā)展，對(duì)圖像采集的要求也越
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基于CPLD的TMS320F2812硬件平臺(tái)設(shè)計(jì)

  • 本系統(tǒng)的開發(fā)采用了 DSP+CPLD 的結(jié)構(gòu)，這種結(jié)構(gòu)將DSP 較強(qiáng)的數(shù)據(jù)運(yùn)算能力與CPLD 的高集成性、硬件可重復(fù)編程性結(jié)合在一起，使系統(tǒng)的設(shè)計(jì)過程更加的合理、緊湊和簡化
  • 關(guān)鍵字： F2812  CPLD  2812  320F    

一種跳頻MSK信號(hào)檢測算法及FPGA 實(shí)現(xiàn)

  • 本文提出了一種FPGA 可實(shí)現(xiàn)的跳頻MSK 信號(hào)實(shí)時(shí)截獲和識(shí)別的設(shè)計(jì)方案，經(jīng)過試驗(yàn)證明，可以對(duì)寬帶跳頻信號(hào)進(jìn)行實(shí)時(shí)的截獲，并能夠?qū)ζ渲械腗SK 目標(biāo)信號(hào)完成準(zhǔn)確識(shí)別，可應(yīng)用于針對(duì)特定目標(biāo)的通信偵察系統(tǒng)，具有較高的應(yīng)用價(jià)值。
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基于CORDIC 2FSK調(diào)制器的FPGA設(shè)計(jì)

  • 摘要：頻移鍵控(FSK)是用不同頻率的載波來傳遞數(shù)字信號(hào)，并用數(shù)字基帶信號(hào)控制載波信號(hào)的頻率。提出一種基于流...
  • 關(guān)鍵字： CORDIC  FPGA  2FSK調(diào)制器  

FPGA如何改變嵌入設(shè)計(jì)格局

  • FPGA如何改變嵌入設(shè)計(jì)格局,由于經(jīng)濟(jì)下滑損及開發(fā)預(yù)算減少，嵌入系統(tǒng)設(shè)計(jì)者正在轉(zhuǎn)向FPGA(現(xiàn)場可編程門陣列)技術(shù)，以縮減開發(fā)周期、對(duì)抗設(shè)備老化以及簡化產(chǎn)品升級(jí)。通過采用數(shù)量龐大且不斷增加的FPGA開發(fā)工具、可重用邏輯單元以及市售商用模塊，
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QDR SRAM與Spartan3 FPGA的接口設(shè)計(jì)

  • QDR SRAM與Spartan3 FPGA的接口設(shè)計(jì),為了滿足當(dāng)前系統(tǒng)和處理器的生產(chǎn)量需求，更新的靜態(tài)存儲(chǔ)器應(yīng)運(yùn)而生。QDR SRAM就是由Cypress、Renesas、IDT、NEC和Samsung為高性能的網(wǎng)絡(luò)系統(tǒng)應(yīng)用而共同開發(fā)的一種具有創(chuàng)新體系結(jié)構(gòu)的同步靜態(tài)存儲(chǔ)器。　　1 QDR SRAM的
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CPLD的DSP多SPI端口通信設(shè)計(jì)

  • CPLD的DSP多SPI端口通信設(shè)計(jì),本文介紹一種采用運(yùn)動(dòng)控制專用DSP芯片DSP56F801設(shè)計(jì)的超聲波電機(jī)運(yùn)動(dòng)控制裝置。由于該超聲波電機(jī)需要采用兩相四路對(duì)稱PWM信號(hào)來實(shí)現(xiàn)驅(qū)動(dòng)控制，而DSP芯片無法直接產(chǎn)生所需PWM信號(hào)，采用軟件方法又會(huì)占用大量的DSP計(jì)算
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