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cadence reality 文章 最新資訊

Cadence發(fā)布OrCAD 16.6,PSpice性能提高達20%

  • 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(納斯達克：CDNS) 于2012年9月25日發(fā)布了具有一系列新功能的Cadence? OrCAD? 16.6 PCB設(shè)計解決方案，用戶定制功能增強，模擬性能提高20%， 使用戶得以更快、更有預(yù)見性地創(chuàng)建產(chǎn)品。
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Cadence首個DDR4 Design IP解決方案在28納米級芯片上得到驗證

  • 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(Cadence Design Systems, Inc.) (NASDQ： CDNS) 日前宣布，Cadence DDR4 SDRAM PHY 和存儲控制器Design IP的首批產(chǎn)品在TSMC的28HPM和28HP技術(shù)工藝上通過硅驗證。
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Cadence助力Denso大幅提升IC設(shè)計效率

  •  　　Cadence設(shè)計系統(tǒng)公司日前宣布，汽車零部件生產(chǎn)商Denso公司在改用了Cadence定制/模擬與數(shù)字流程之后，在低功耗混合信號IC設(shè)計方面實現(xiàn)了質(zhì)量與效率的大幅提升。將Cadence Encounter RTL-to-GDSII流程應(yīng)用于設(shè)計的數(shù)字部分之后，Denso表示比之前采用的流程減小了10%的面積，功耗降低了20% 。在設(shè)計的模擬部分，根據(jù)多次測試的數(shù)據(jù)結(jié)果，Denso使用Cadence Virtuoso定制/模擬流程(6.1版)實現(xiàn)了30%的效率提升，并預(yù)計在實際設(shè)計上也有相
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Denso采用Cadence混合信號、低功耗解決方案

  • 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)日前宣布，汽車零部件生產(chǎn)商Denso公司在改用了Cadence定制/模擬與數(shù)字流程之后，在低功耗混合信號IC設(shè)計方面實現(xiàn)了質(zhì)量與效率的大幅提升。將Cadence Encounter RTL-to-GDSII流程應(yīng)用于設(shè)計的數(shù)字部分之后，Denso表示比之前采用的流程減小了10%的面積，功耗降低了20% 。
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Cadence PCB設(shè)計使用筆記

  • 一、安裝：
    SPB15.2 CD1～3，安裝1、2，第3為庫，不安裝
    License安裝：
    設(shè)置環(huán)境變量lm_license_file D:Cadencelicense.dat
    修改license中SERVER yyh ANY 5280為SERVER zeng ANY 5280二、用Design Entry CIS
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Cadence PCB設(shè)計仿真技術(shù)介紹

  • Cadence PCB設(shè)計仿真技術(shù)提供了一個全功能的模擬仿真器，并支持?jǐn)?shù)字元件幫助解決幾乎所有的設(shè)計挑戰(zhàn)，從高頻系統(tǒng)到低功耗IC設(shè)計，這個強大的仿真引擎可以容易地同各個Cadence PCB原理圖輸入工具結(jié)合，加速了上市時間
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富士通選用Cadence簽收解決方案應(yīng)用于最新參考設(shè)計流程

  • 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)，日前宣布富士通半導(dǎo)體有限公司已經(jīng)采用Cadence Encounter Timing System(ETS)進行時序簽收，此前富士通半導(dǎo)體集團公司旗下的富士通半導(dǎo)體和富士通VLSI有限公司的工程師們完成了一系列ASIC/ASSP和SoC設(shè)計的全面對比。
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CadenceRTL-to-GDSII流程幫助夏普縮短設(shè)計周期

  • 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)，日前宣布夏普公司已經(jīng)采用Cadence? Encounter ?RTL-to-GDSII流程開發(fā)其CMOS圖像傳感器，與過去的設(shè)計流程相比，在設(shè)計周期方面加快了兩倍。除了加快產(chǎn)品上市時間外，夏普在時序、面積和生產(chǎn)效率方面也獲得大幅改進。
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Cadence Digital PHY Design IP被燦芯半導(dǎo)體所采用

  • 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司 (NASDAQ: CDNS)，日前宣布與燦芯半導(dǎo)體共同合作，將Cadence DDR Soft DLL PHY IP應(yīng)用于中芯國際集成電路制造有限公司(SMIC)生產(chǎn)工藝的設(shè)計體系。
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CADENCE PCB設(shè)計技術(shù)方案

  • CADENCE PCB設(shè)計解決方案能為解決與實現(xiàn)高難度的與制造密切相關(guān)的設(shè)計提供完整的設(shè)計環(huán)境，該設(shè)計解決方案集成了從設(shè)計構(gòu)想至最終產(chǎn)品所需要的一切設(shè)計流程，包含設(shè)計輸入元件庫工具、PCB編輯器和一個自動/交互連布線
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三星和Cadence發(fā)布20納米數(shù)字設(shè)計方法

  • 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(納斯達克： CDNS) 日前宣布，三星電子與Cadence合作推出20納米設(shè)計方法，包含雙重圖形光刻(double patterning)技術(shù)，面向共同用戶的開發(fā)和內(nèi)部測試芯片。Cadence與三星的合作為移動消費電子產(chǎn)品帶來了新的工藝進展，使得20納米及未來工藝節(jié)點設(shè)計成為可能。
  • 關(guān)鍵字： Cadence  三星  20納米  

Cadence物理驗證系統(tǒng)符合臺積電28nm, 20nm的工藝要求

  • 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(納斯達克: CDNS)，日前宣布臺積電已授予Cadence?Physical Verification System(PVS)28納米設(shè)計簽收認可，并完成臺積電20納米工藝第一階段認證。
  • 關(guān)鍵字： Cadence  28nm  

Cadence與Virtuoso設(shè)計平臺獲得TSMC 20納米Phase I認證

  • 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)，日前宣布針對20納米設(shè)計、實現(xiàn)和驗證/簽收， Cadence的Encounter數(shù)字與Virtuoso定制/模擬設(shè)計平臺獲得了TSMC Phase I認證。
  • 關(guān)鍵字： Cadence  20納米  

Cadence與TSMC在3D-IC設(shè)計基礎(chǔ)架構(gòu)方面展開合作

  • 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS) ，日前宣布其與TSMC在3D-IC設(shè)計基礎(chǔ)架構(gòu)開發(fā)方面的合作。
  • 關(guān)鍵字： Cadence  TSMC  3D-IC  

Cadence宣布已助力一款20納米測試芯片成功流片

  • 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)，日前宣布其已助力STMicroelectronics的一款20納米測試芯片成功流片，采用定制模擬與數(shù)字方法學(xué)，實現(xiàn)20納米高級工藝節(jié)點的混合信號SoC設(shè)計。兩家公司的工程師緊密合作開發(fā)技術(shù)，使用含有Cadence Encounter和Virtuoso平臺的方法進行設(shè)計、實現(xiàn)與簽核，以及開發(fā)基礎(chǔ)IP和一個面向20納米工藝的基于SKILL的工藝設(shè)計包(PDK)。
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