數(shù)字化全雙工語音會(huì)議電路(06-100)

　　基于FPGA的全雙工語音會(huì)議電路

　　圖1即為基于FPGA的數(shù)字化全雙工語音會(huì)議電路的原理框圖。

　　圖1中間框內(nèi)的電路全部由一片FPGA芯片來實(shí)現(xiàn)。模擬語音信號(hào)通過PCM編碼器成為串行數(shù)字語音信號(hào)送入FPGA芯片。PCM語音編碼以32個(gè)時(shí)隙組成1幀，每路語音占用1個(gè)時(shí)隙。為了發(fā)揮FPGA并行處理信號(hào)的長處，把輸入語音信號(hào)每32路作為1組，經(jīng)編碼后成為1幀PCM信號(hào)，F(xiàn)PGA對(duì)各幀信號(hào)進(jìn)行并行處理。例如輸入是128路語音時(shí)，F(xiàn)PGA就同時(shí)處理4幀PCM信號(hào)。經(jīng)FPGA處理后的信號(hào)最終仍然分幀輸出，經(jīng)PCM解碼器后還原為模擬語音。圖中為了說明信號(hào)流程把PCM編碼器和解碼器分開來畫，實(shí)際上編解碼器是集成于同一芯片內(nèi)的。

　　以下簡要說明FPGA內(nèi)各電路模塊的功能：

　　串行/并行轉(zhuǎn)換電路  

　　輸入到FPGA的串行PCM信號(hào)通過該電路將每時(shí)隙8比特的串行數(shù)據(jù)轉(zhuǎn)換成8位的并行信號(hào)，然后暫存在用FPGA片內(nèi)RAM資源設(shè)計(jì)成的雙端口存儲(chǔ)器中。雙端口存儲(chǔ)器的另一端按要求的時(shí)序依次輸出各并行數(shù)據(jù)，供后續(xù)處理。

　　A律碼/線性碼轉(zhuǎn)換電路  

　　本部分電路完成8位A律PCM碼到13位線性碼的轉(zhuǎn)換，以便隨后對(duì)語音進(jìn)行線性運(yùn)算。轉(zhuǎn)換電路用AHDL語言編寫。在每幀的125μs時(shí)間內(nèi)32路PCM語音信號(hào)分時(shí)使用本電路，因此每32路可共用1個(gè)碼型轉(zhuǎn)換電路。