基于CPLD的CCD驅(qū)動時序電路設(shè)計

　　電荷耦合器件(CCD)，是一種以電荷為信號載體的光電傳感器。他具有光電轉(zhuǎn)換，電荷存儲，轉(zhuǎn)移和檢測等功能。廣泛應(yīng)用于圖像拍攝、傳真通信系統(tǒng)，光學(xué)字符識別、廣播TV、工業(yè)檢測與自動控制、生物標(biāo)本分析、天文觀測等領(lǐng)域中[1]。CCD的外圍電路比較復(fù)雜，往往給使用者帶來不便，特別是驅(qū)動時序電路的實現(xiàn)，這是CCD應(yīng)用的關(guān)鍵問題。早期的CCD驅(qū)動電路幾乎全部是由普通數(shù)字電路芯片實現(xiàn)的，由于需要復(fù)雜的三相或四相交迭脈沖，一般整個驅(qū)動電路需要20個芯片左右，體積較大，設(shè)計也復(fù)雜，偏重于硬件的實現(xiàn)，調(diào)試?yán)щy，靈活性較差。除了數(shù)字電路芯片實現(xiàn)驅(qū)動方法外，還有單片機(jī)驅(qū)動方式，在這種設(shè)計方法中，硬件電路非常簡單，但是存在資源浪費較多，頻率較低的缺陷。采用復(fù)雜可編程邏輯器件CPLD技術(shù)，結(jié)合長安大學(xué)光電應(yīng)用研究所的相關(guān)項目對CCD器件TCDl200D進(jìn)行了驅(qū)動時序電路的設(shè)計與實現(xiàn)，該方法開發(fā)周期短，并且驅(qū)動信號穩(wěn)定、可靠。系統(tǒng)功能模塊完成后可以先通過計算機(jī)進(jìn)行仿真，再實際投入使用，降低了使用風(fēng)險性。

　　可編程邏輯器件(PLD)是在20世紀(jì)80年代迅速發(fā)展起來的一種新型集成電路，隨著大規(guī)模集成電路的進(jìn)一步發(fā)展，出現(xiàn)了PAL和GAL邏輯器件，而復(fù)雜可編程邏輯器件CPLD是在此邏輯器件基礎(chǔ)上發(fā)展起來的，跟分立元件相比，具有速度快、容量大、功耗小、集成度高、可靠性強(qiáng)等優(yōu)點。故CPLD被廣泛應(yīng)用于各種電路的設(shè)計中。

　　l TCDl200D簡介

　　1.1 TCDl200D的特點

　　TCDl200D是日本東芝公司生產(chǎn)的雙溝道線陣CcD器件，具有靈敏度高(飽和曝光量為0.037 x·s)、暗電流低等特點。該器件具有2 160個像元，內(nèi)部信號預(yù)處理電路包含采樣保持和輸出預(yù)放大電路，當(dāng)溫度為25℃時，該器件工作在5 V驅(qū)動脈沖，12 V電源條件下。

　　1.2 TCDl200D驅(qū)動時序要求

　　芯片正常工作需要4路驅(qū)動信號：時鐘脈沖Fl，時鐘脈沖F2，轉(zhuǎn)移脈沖SH和復(fù)位脈沖RS。其中SH為光電荷轉(zhuǎn)移脈沖，其下降沿是每行輸出的起始點;F1，F(xiàn)2為兩相交變驅(qū)動脈沖(相位差為90。)，其作用為驅(qū)動信號電荷進(jìn)行定向轉(zhuǎn)移;RS為輸出極復(fù)位脈沖，清除輸出即輸出一個單元電荷后所剩電荷，以保證下一個單元電荷電壓的正確輸出。在4路脈沖的正確驅(qū)動下，該圖像傳感器將產(chǎn)生有效光電信號OS和補償信號DOS[2]。圖1即為TCDl200D各路驅(qū)動信號的時序關(guān)系。

　　圖2為TCD1200D驅(qū)動電路脈沖寬度與延時關(guān)系圖，其中SH與F1的脈沖間隔t1，t5最小值為O，典型值為100 ns;SH脈沖上升與下降時間t2，t4最小值為O，典型值為50 ns;SH脈沖寬度t3最小值為200 ns，典型值為1 000 ns;F1，F(xiàn)2脈沖上升、下降時問t6，t7最小值為0，典型值為60 ns;RS脈沖寬度t8最小值為40 ns，典型值為250 ns;F1，F(xiàn)2與RS脈沖間隔t9。最小值為100 ns，典型值為125 ns。

　　2驅(qū)動電路設(shè)計與實現(xiàn)

　　2.1驅(qū)動電路設(shè)計

　　本設(shè)計采用wZE-SPXO10.00 MHz晶振作為系統(tǒng)標(biāo)準(zhǔn)時鐘。按照TCDl200D時序要求，時鐘脈沖F1，F(xiàn)2設(shè)為O.5 MHz，將晶振20倍分頻作為F1和F2輸入信號，RS的周期為1 000 ns，TCDl200D包含2 160個有效像元，有效像元前后各有64及12個啞單元，所以SH的周期應(yīng)該大于等于2 236個RS周期，令SH的周期為2 240個RS周期，即2.24 ms。圖3為本論文設(shè)計的TCDl200D驅(qū)動波形圖，單位均為ns。

　　在圖3中，時鐘脈沖F1和F2的脈沖寬度為1 000 ns，SH的脈沖寬度為800 ns，其上升沿和下降沿與對應(yīng)的時鐘脈沖Fl和F2上升沿、下降沿間隔100 ns，RS的脈沖寬度為200 ns，他的下降沿與F1的上升沿間隔300 ns?？梢姳驹O(shè)計符合TCDl200D的驅(qū)動時序要求。

　　2.2 VHDL語言實現(xiàn)

　　Max+PlusⅡ是A1tera公司推出的一種開發(fā)設(shè)計平臺，他功能強(qiáng)大，可以生成圖形義件，文本文件和波形文件。并支持層次設(shè)計和從頂至底的設(shè)計方法，支持VHDL語言?？梢跃幾g并形成各種能夠下載到各種CPLD器件的文件，還可以進(jìn)行仿真以檢驗設(shè)計的可行性[3]。

　　硬件描述語言(Very high speed integerated circuitHardware Description Language，VHDL)源于美國國防部。他是用來描述集成電路的結(jié)構(gòu)和功能的標(biāo)準(zhǔn)語言，設(shè)計人員無需通過門級原理圖，而是針對設(shè)計目標(biāo)進(jìn)行功能描述，從而加快設(shè)計周期，VHDL元件的設(shè)計與工藝無關(guān)，方便工藝轉(zhuǎn)換[4]?；谝陨蟽?yōu)點，本系統(tǒng)采用VHDL語言實現(xiàn)CCD驅(qū)動時序電路，下面是部分代碼：

　　rs：process(clk)一10 MHz晶振，經(jīng)分頻產(chǎn)生RS時序

　　2.3 仿真結(jié)果

　　在進(jìn)行了VHDL描述和編譯后，就可以應(yīng)用EDA軟件進(jìn)行驅(qū)動時序的功能仿真。功能仿真是在Max+PlusⅡ軟件環(huán)境下進(jìn)行的。時序仿真波形如圖4所示，其中下圖為上圖的放大效果。CLK的頻率為10 MHz，生成的時鐘脈沖信號F1和F2周期為2μs，脈沖寬度為1 μs;產(chǎn)生的SH信號周期為2.24 ms，SH為高時脈沖寬度800ns;RS信號周期為lμs，RS為高時脈沖寬度200 ns。通過圖4，可以看出設(shè)計時序符合要求。

　　3 結(jié) 語

　　本文在分析TCDl200D的工作原理和驅(qū)動信號時序要求的基礎(chǔ)上，結(jié)合CPLD技術(shù)，采用VHDL語言，設(shè)計了一種合理的時序控制方案，通過時序仿真和實際測量，可以得出：相對于早期的驅(qū)動方式，采用CPLD技術(shù)實現(xiàn)CCD時序驅(qū)動電路設(shè)計簡單、體積小、靈活性好;設(shè)計完成后，先通過計算機(jī)進(jìn)行仿真，再實際投人使用，降低了使用風(fēng)險性;實現(xiàn)了對CCI)器件的正確驅(qū)動。