利用FPGA實現(xiàn)UART的設計

引 言

　　隨著計算機技術的發(fā)展和廣泛應用，尤其是在工業(yè)控制領域的應用越來越廣泛，計算機通信顯的尤為重要。串行通信雖然使設備之間的連線大為減少，但隨之帶來串／并轉換和位計數等問題，這使串行通信技術比并行通信技術更為復雜。串／并轉換可用軟件實現(xiàn)，也可用硬件實現(xiàn)。用軟件實現(xiàn)串行傳送大多采用循環(huán)移位指令將一個字節(jié)由高位到低位(或低位到高位)一位一位依次傳送，這種方法雖然簡單但速度慢，而且大量占用CPU的時間，影響系統(tǒng)的性能。更為方便的實現(xiàn)方法是用硬件，目前微處理器串行接口常用的LSI 芯片是UART(通用異步收發(fā)器)、USART(通用同步異步收發(fā)器)和ACIA(異步通信接口適配器)等。不論是哪一種芯片，它們的一種基本功能是實現(xiàn)串／并轉換。正是這些串行接口芯片彌補了串行通信較為復雜這一缺陷。本文應用EDA(電子設計自動化)技術，基于FPGA(現(xiàn)場可編程門陣列)／CPLD(復雜可編程邏輯器件)設計與實現(xiàn)UART。

1 總體設計

　　整個設計包括兩部分：基于FPGA的UART的設計和基于VB6.0的上位機程序設計。UART的設計采用模塊化的設計思想，可分為3個模塊：FPGA數據發(fā)送模塊、FPGA波特率發(fā)生器控制模塊及數據接收模塊。上位機程序采用VB 6.0的Mscomm控件，可分為畫面設計和功能設計兩部分。串口采用標準的RS-232協(xié)議，主要參數選擇為：波特率9 600 bit／s，8位有效位，無奇偶校驗位，1位停止位。

2 UART的結構和幀格式

　　UART主要包括接收器和發(fā)送器。從異步接收輸入信號SIN接收到的異步信號通過接收器完成串行／并行的轉換，形成異步數據幀；發(fā)送器將CPU發(fā)出的8位數據進行并行／串行轉換，從SOUT發(fā)送出去。功能包括微處理器接口、TBR(發(fā)送緩沖器)、TSR(發(fā)送移位寄存器)、幀產生、并轉串、RBR(接收緩沖器)、RSR(接收移位寄存器)、幀產生、串轉并。UART的結構如圖1所示。

　　UART的幀格式包括線路空閑狀態(tài)(idle，高電平)、起始位(start bit，低電平)、5位～8位數據位(da-ta bits)、校驗位(parity bit，可選)和停止位(stop bit，位數可為1、1.5、2位)。這種格式是由起始位和停止位來實現(xiàn)字符的同步。UART內部一般有配置寄存器，可以配置數據位數(5位～8位)、是否有校驗位和校驗的類型、停止位的位數(1，1.5，2位)等設置。

3 UART的設計與實現(xiàn)

　　UART是廣泛使用的串行數據傳輸協(xié)議。UART允許在串行鏈路上進行全雙工的通信。串行外設使用RS-232-C異步串行接口，一般采用專用集成電路即UART實現(xiàn)。如8250、8251、NS16450等芯片都是常見的UART器件，這類芯片已經相當復雜，有的含有許多輔助的模塊(如FIFO)，有時不需要使用完整的UART的功能和這些輔助功能，或者使用了FPGA／CPLD，那么就可以將所需要的UART功能集成到FPGA內部。使用VHDL將UART的核心功能集成，從而使整個設計更加緊湊、穩(wěn)定且可靠。

　　下面分別設計UART的3個模塊(發(fā)送器、接收器和波特率產生器)，并給出其仿真結果。

3.1 發(fā)送器設計

　　UART串行發(fā)送器模塊框圖如圖2所示。DIN為8位數據，其余為1位。

　　從圖2的框圖可以看出，串行發(fā)送器中包含有一個8位THR(發(fā)送保持寄存器)和TSR(發(fā)送移位寄存)。復位時，引腳TRE為高電平。當數據載入到TSR之后，引腳TRE變?yōu)榈碗娖?。發(fā)送完畢，TRE變?yōu)楦唠娖?。當偵測到輸入WRN變?yōu)榈碗娖綍r，自動使能串行數據發(fā)送過程。首先傳送1位的起始位(邏輯電平0)，同時THR中的數據自動地并行載入到TSR中。然后，定長的數據位從TSR中移出，接著是校驗位。最后，產生停止位(邏輯電平1)，標志著一幀的結束。串行數據幀將以內部時鐘頻率的1／16傳送。如果THR中內容不空，當一個串行數據幀傳送結束后，緊接著發(fā)送下一個數據幀。這種自動的流程使得數據幀以背靠背的方式發(fā)送，提高了數據傳輸的帶寬。當沒有數據發(fā)送時，SDO引腳保持高電平。

　　發(fā)送器每隔16個時鐘周期輸出1位，順序遵循1位起始位、8位數據位(假定數據位為8位)、1位校驗位(可選)、1位停止位。引入發(fā)送字符長度和發(fā)送次序計數器no_bits_sent，實現(xiàn)的部分VHDL程序如下：

　　發(fā)送器功能仿真結果如圖3所示。并行輸入DIN十六進制數56，WRN輸入由1變?yōu)?，肩動發(fā)送程序，計數器開始計數，串行輸出SDO為0010101101，發(fā)送完畢，TRE變?yōu)楦唠娖健Ｆ鹗嘉?，8位數據位，1位停止位，證明了發(fā)送模塊的正確性。

3.2 接收器設計

　　UART串行接收器模塊框圖如圖4所示。DOUT為8位數據，其余為1位。接收器包含一個8位RBR和RSR。RBR的狀態(tài)可以通過引腳DATA_READY米表示。當RBR中的數據有效時，DATA_READY變?yōu)楦唠娖剑駽PU表明可以取同數據。

　　本設計只要求實現(xiàn)簡單的收發(fā)功能，故未設計檢錯程序，程序在偵測到起始位后，計16個時鐘周期，便開始接收數據，移位輸入RSR，最后輸出數據DOUT。還要輸出一個數據接收標志信號標志數據接收完。實現(xiàn)的部分VHDL程序如下：

　　接受器功能仿真結果圖略。串行輸入RXD為0010101101，每一位占16個時鐘周期，一旦檢測到輸入RXD為0，計數器開始計數，開始接收數據，接收完畢，標志位變?yōu)楦唠娖?。仿真結果證明了接收模塊的正確性。

3.3 波特率發(fā)生器的設計

　　UART的接收和發(fā)送是按照相同的波特率進行收發(fā)的。波特率發(fā)生器產生的時鐘頻率不是波特率時鐘頻率，而是波特率時鐘頻率的16倍，目的是為在接收時進行精確地采樣，以提出異步的串行數據。根據給定的晶振時鐘和要求的波特率算出波特率分頻數。實現(xiàn)的部分VHDL程序如下：

　　波特率功能仿真結果圖略。輸入頻率為20 MHz，波形周期為50 ns，20 MHz／(9 600 bit／s