Siloti VE時序仿真提升IC設計生產力

門級電路（gate level）的時序仿真至今仍是芯片驗證流程中普遍使用的方法。Siloti Replay模塊大幅降低在時序仿真中對信號轉存（signal dumping）的要求，且在發(fā)現(xiàn)仿真結果出現(xiàn)錯誤時可同時改善原本緩慢而高成本的重新仿真時間。Springsoft資深產品處長茅華指出：「時序收斂是現(xiàn)今IC設計所需面對的重要課題， Siloti Replay模塊可以加速仿真的速度并很快的找出時序問題。當在仿真中發(fā)現(xiàn)時序錯誤時，工程師可以用Siloti Replay模塊只針對出問題的時間范圍執(zhí)行一小段的仿真，這絕對可以大幅縮短產品設

IC驗證過程中，由于偵錯的需要必須獲取并轉存（dump）大量的數(shù)據，導致執(zhí)行門級電路（gate level）的時序仿真變得十分緩慢，因此大部份工程師選擇只在仿真結果出錯時再重新執(zhí)行仿真以轉存信號數(shù)據。但僅管設計師只需要少部分的數(shù)據做分析，系統(tǒng)還是必須花費大量的時間執(zhí)行整個芯片的重新仿真。Siloti Replay模塊徹底解決這樣的問題，它只專注在需要偵錯的部分作重新仿真并只轉存絕對必要的數(shù)據，來達到快速仿真。因此，運用Siloti Replay 技術只需很小的文件存取空間，便可達成完整偵錯的目的。

茅華進一步強調：「Siloti信號能見度增強系統(tǒng)SimVE (Visibility Enhancement)的分析引擎可以自動根據這些 “關鍵信號（essential signal）”值來進行重新仿真的程序，這樣不但可以加快仿真速度，更可以大幅縮減需要的文件空間。此外，IC設計工程師可以使用熟悉的Verdi偵錯系統(tǒng)進行偵錯， Siloti SimVE 會自動根據這些 “關鍵信號”推算出其它未轉存的信號數(shù)據，讓使用者可以進行完整的偵錯。」

Siloti Replay模塊的特點在于偵錯過程中發(fā)現(xiàn)時序問題時，它只需執(zhí)行一小段的時序仿真，市面上的主要仿真軟件都可通過PLI接口與Siloti Replay共同運作。使用者將會明顯感覺到仿真速度的加快，因為Siloti Replay 模塊可控制仿真軟件直接切入有問題的時間點，而不需要從頭開始重行執(zhí)行仿真程序。這種精確的時序再生仿真可以運用同一份 ” 關鍵信號”轉存盤來重復執(zhí)行，并使用Verdi偵錯系統(tǒng)做進階的分析來找到時序問題真正發(fā)生的原因。