CPLD對(duì)FPGA從并快速加載的解決方案

　　之后CPU通過和CPLD的接口③——8位的局部總線接口，將配置數(shù)據(jù)逐字節(jié)的寫入CPLD的寄存器中。以MIPS系列CPU XLS408為例，XLS408工作時(shí)鐘頻率為66.7 MHz，寫總線周期最快需要10個(gè)工作時(shí)鐘周期，即6.67 MHz，這一步受局部總線速度限制。

　　數(shù)據(jù)寫入到CPLD后，再通過接口④——CPLD與FPGA之間的從并接口，將數(shù)據(jù)加載到FPGA，從并接口是同步總線，加載時(shí)間受限于總線時(shí)鐘CCLK頻率。

　　本方案的優(yōu)點(diǎn)為：①、②兩條路徑可以在加載之前處理，且運(yùn)行速度快，不占用加載時(shí)間。加載時(shí)間只受③、④的限制，而③受限于寫總線周期間隔，④受限于從并接口的時(shí)鐘。

　　3.2程序?qū)崿F(xiàn)

　　CPLD從并程序采用verilog語言實(shí)現(xiàn)，該加載模塊接口定義如下：

　　程序?qū)崿F(xiàn)流如圖3所示。

　　圖3基于CPLD從并加載FPGA的程序流程

　　FPGA加載片選和寫信號(hào)產(chǎn)生部分代碼如下：