基于ADC和FPGA脈沖信號(hào)測(cè)量的設(shè)計(jì)方案

　　2系統(tǒng)硬件電路設(shè)計(jì)

　　基于AD10200和FPGA芯片EP2S30F48414的脈沖信號(hào)測(cè)量系統(tǒng)的硬件電路原理如圖2所示。此系統(tǒng)的輸入信號(hào)要求為兩路正交信號(hào)，正交信號(hào)在基帶數(shù)字信號(hào)處理中經(jīng)常要用到，它可以通過(guò)多種方法來(lái)實(shí)現(xiàn)，如模擬器件下變頻或者是數(shù)字正交下變頻等技術(shù)。IQ兩路正交信號(hào)的特點(diǎn)為幅度相仿，相位相差90度。AD采樣芯片負(fù)責(zé)將模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)；電源芯片用于為AD、FPGA和MAX232供電；晶振用于提供工作時(shí)鐘，選擇24.576 MHz晶振的原因是因?yàn)?a class="contentlabel" href="http://www.2s4d.com/news/listbylabel/label/FPGA">FPGA與計(jì)算機(jī)串口通信時(shí)還要實(shí)現(xiàn)一個(gè)模擬串口，而選用24.576 MHz可以剛好模擬出9600 bit／s的波特率，從而可減少誤碼率：外部復(fù)位可為FPGA提供外部復(fù)位信號(hào)。MAX232是一個(gè)常用的電平轉(zhuǎn)換芯片，可以將FPGA輸出的LVTTL 3.3 V電平轉(zhuǎn)換為串口電平，以便被計(jì)算機(jī)UART口所識(shí)別和接收。由以上芯片組成的系統(tǒng)工作頻率為100 MHz，可實(shí)現(xiàn)快速、高精度地脈寬和頻率測(cè)量。其中采樣芯片和FPGA的硬件連接圖如圖3所示。

　　3FPGA軟件設(shè)計(jì)

　　本系統(tǒng)中的時(shí)域參數(shù)測(cè)量和頻域參數(shù)測(cè)量工作由FPGA擔(dān)任，其輸入為正交信號(hào)兩路序列，輸出分別為脈寬(PW)、重復(fù)周期(Pri)和頻率(f)。FPGA中的數(shù)字信號(hào)處理流程如圖4所示。

　　圖中，I(n)和Q(n)為兩路正交信號(hào)序列；A (n)為幅度信息序列；為相位信息序列。

　　兩路正交信號(hào)I(n)和Q(n) 序列經(jīng)過(guò)幅相解算后，即可得到幅度序列和相位序列。對(duì)于幅度序列，經(jīng)過(guò)低通濾波和歸一化，可得到規(guī)則脈沖，再按時(shí)域參數(shù)測(cè)量原理得到PW和Pri；對(duì)于相位序列，按照頻率測(cè)量原理可得到頻率f；然后將PW、Pri及f值存人雙口RAM，再將所存數(shù)據(jù)通過(guò)模擬串口從FPGA的通用I／O口傳出，經(jīng)MAX232電平轉(zhuǎn)換后輸入到計(jì)算機(jī)串口中，最后通過(guò)上位機(jī)顯示出來(lái)，以實(shí)現(xiàn)人機(jī)通信。

　　4結(jié)束語(yǔ)

　　本系統(tǒng)的輸入信號(hào)要求為正交信號(hào)，通常可用于通信和雷達(dá)信號(hào)的后端數(shù)字信號(hào)處理。本系統(tǒng)采用相位差分算法來(lái)計(jì)算頻率，運(yùn)算簡(jiǎn)單，F(xiàn)PGA速度可以優(yōu)化到200 M本系統(tǒng)利用了采樣芯片和FPGA的高速性，從而實(shí)現(xiàn)了很高的測(cè)量精度和實(shí)時(shí)檢測(cè)的目的；由于采用模擬串口進(jìn)行傳輸，故其抗干擾性能較好。