理解FPGA中的壓穩(wěn)態(tài)及計算壓穩(wěn)態(tài)的方法
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結論
信號在不相關或者異步時鐘域電路之間傳輸時，會出現(xiàn)壓穩(wěn)態(tài)問題。亞穩(wěn)態(tài)失敗平均時間間隔與器件工藝技術、設計規(guī)范和同步邏輯的時序余量有關。FPGA 設計人員可以通過增大tMET ，采用增加同步寄存器時序余量等設計方法來提高系統(tǒng)可靠性，增大亞穩(wěn)態(tài)MTBF。Altera 確定了其 FPGA 的MTBF 參數(shù)，改進器件技術，從而增大了亞穩(wěn)態(tài)MTBF。使用Altera FPGA 的設計人員可以利用Quartus II 軟件功能來報告設計的亞穩(wěn)態(tài)MTBF，優(yōu)化設計布局以增大MTBF。
致謝
■ Jennifer Stephenson，應用工程師，軟件應用工程技術組成員， Altera 公司。
■ Doris Chen，軟件和系統(tǒng)工程高級軟件工程師， Altera 公司。
■ Ryan Fung，軟件和系統(tǒng)工程技術組資深成員， Altera 公司。
■ Jeffrey Chromczak，軟件和系統(tǒng)工程資深軟件工程師， Altera 公司。
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