基于實(shí)驗(yàn)方法揭示競(jìng)爭(zhēng)冒險(xiǎn)的成因奧秘一

1引言

　　本文依據(jù)測(cè)試結(jié)果進(jìn)行研究，給出10 Hz～1 MHz TTL信號(hào)下競(jìng)爭(zhēng)冒險(xiǎn)的成因見(jiàn)解。

　　2 競(jìng)爭(zhēng)冒險(xiǎn)的測(cè)試

　　2.1 競(jìng)爭(zhēng)冒險(xiǎn)概念

　　在數(shù)字電路中，如果輸入端信號(hào)之間存在著時(shí)間延遲[1]，那么輸出端有可能產(chǎn)生干擾脈沖 [1-2]。當(dāng)干擾脈沖幅度達(dá)到開(kāi)門(mén)電平，對(duì)后級(jí)電路、敏感電路將會(huì)造成危害。將時(shí)間延遲比作競(jìng)爭(zhēng)，干擾脈沖比作冒險(xiǎn)，即所謂的“競(jìng)爭(zhēng)冒險(xiǎn)”。競(jìng)爭(zhēng)冒險(xiǎn)的核心是干擾脈沖，研究競(jìng)爭(zhēng)冒險(xiǎn)實(shí)質(zhì)是研究干擾脈沖。

　　2.2 測(cè)試電路

　　經(jīng)過(guò)對(duì)多種邏輯電路的試驗(yàn)和比較，能同時(shí)在脈沖信號(hào)上升沿、下降沿產(chǎn)生干擾脈沖，異或門(mén)表現(xiàn)突出?，F(xiàn)以異或門(mén)74LS86芯片為例，設(shè)計(jì)出7 級(jí)異或門(mén)競(jìng)爭(zhēng)冒險(xiǎn)測(cè)試電路。

　　異或運(yùn)算表達(dá)式：Z = AB+AB，其輸入相同(0 0，1 1)，輸出為0;輸入不同(0 1，1 0)，則輸出為1。若將A、H端接入TTL數(shù)字信號(hào)源， B～G端接1態(tài)，分析奇數(shù)門(mén)A7的輸入和輸出。信號(hào)源初始態(tài)假設(shè)為0，即H為0，Z6 為0，A7輸入為0 0，則Z7為0;假設(shè)為1，即H為1， Z6為1，A7輸入為1 1，則Z7仍為0。經(jīng)分析：當(dāng)A、 H接入信源，B～G都為1態(tài)時(shí)，A7 的輸入或?yàn)? 0或?yàn)? 1，而Z7都為0。由于H、Z 6是延遲信號(hào)(兩信號(hào)間存在時(shí)間延遲)，所以， Z7示波器觀測(cè)時(shí)將會(huì)顯示出一根帶有干擾脈沖的橫亮線。

　　2.3 測(cè)試方法

　　競(jìng)爭(zhēng)冒險(xiǎn)的測(cè)試，主要是對(duì)時(shí)間延遲 t和干擾脈沖幅度Vp-p的測(cè)試 [1，3]。為對(duì)干擾脈沖全面認(rèn)識(shí)，本文同時(shí)也對(duì)干擾脈沖寬度(簡(jiǎn)稱(chēng)干脈寬) tp、干擾脈沖1 0狀態(tài)位置(簡(jiǎn)稱(chēng)干脈態(tài)) Vp1/Vp0進(jìn)行了測(cè)試。

　?、艑、H端接入100 kHz TTL信號(hào)，B～G端接1態(tài)。示波器探極Y1、Y2分別接入 H、Z6端，反復(fù)調(diào)節(jié)示波器捕捉測(cè)試對(duì)象，測(cè)出時(shí)間延遲 t，即上升沿t≈75ns，下降沿t≈90ns。

　?、票３症艤y(cè)試條件和方法，只將探極Y2改接到Z7，測(cè)出干擾脈沖幅度V p-p。即上升沿Vp-p≈2.9V，下降沿 Vp-p≈2.6V。

　　⑶整合H，Z6，Z 7為完整的上升沿、下降沿競(jìng)爭(zhēng)冒險(xiǎn)波形(見(jiàn)圖4) tp，Vp1/ Vp0參數(shù)標(biāo)在圖中。

　　3 競(jìng)爭(zhēng)冒險(xiǎn)的產(chǎn)生條件

　　3.1 干擾脈沖產(chǎn)生過(guò)程

　　在上升沿：當(dāng)先到的H由0→1過(guò)渡上升了Vp-p≈1.9V為1態(tài)，此時(shí)的Z 6也在上升(約上升0.6V)但仍為0態(tài)，H、 Z6的異或使Z7由0變1;當(dāng)后到的 Z6也由0→1過(guò)渡上升了Vp-p ≈3.3V為1態(tài)，此時(shí)H、Z6都為1態(tài)，它們的異或使 Z7由1回到0，所以Z7 的橫亮線上瞬間產(chǎn)生出干擾脈沖。

　　時(shí)間延遲t≈75ns，干擾脈沖幅度 Vp-p≈2.9V，干脈寬tp ≈80ns，干脈態(tài)Vp1位置在H上升約1.9V處的垂線上，Vp0位置在Z6 上升約3.3V處的垂線上。根據(jù)干脈寬tp ，可知另一干脈態(tài)Vp0位置。