PCIe 7.0規(guī)范發(fā)布，翻倍狂飆128GT/s

PCI-SIG 正式發(fā)布了 PCIe 7.0 規(guī)范。這是繼 PCIe 6.0 發(fā)布三年多以來的一次重要更新，新一代標(biāo)準(zhǔn)再次實現(xiàn)了傳輸帶寬的翻倍提升。

PCIe 7.0 的原始比特率達到了 128.0 GT/s，在常用的 ×16 配置下，實際數(shù)據(jù)傳輸速度最高可達雙向每秒 512GB。這意味著，即便是在 ×4 的配置下，PCIe 7.0 的帶寬水平也可媲美上一代 PCIe 5.0 在 ×16 下的表現(xiàn)。

和 PCIe 6.0 一樣，PCIe 7.0 同樣采用了 PAM4 信號編碼方式，并進一步優(yōu)化了能效表現(xiàn)。新的規(guī)范在提升性能的同時也保持了與此前各代 PCIe 技術(shù)的兼容性。目前，下一代 PCIe 8.0 的規(guī)劃工作也已同步展開。

PCI-SIG 主席兼首席執(zhí)行官 Al Yanes 表示：「在過去二十多年中，PCIe 技術(shù)一直是高性能、低延遲 I/O 連接的首選解決方案。我們很高興宣布 PCIe 7.0 規(guī)范正式面世，這延續(xù)了我們一直以來每三年將 I/O 帶寬提升一倍的發(fā)展節(jié)奏。」

他同時指出，隨著人工智能應(yīng)用的快速演進，對數(shù)據(jù)傳輸能力的需求持續(xù)增長。新一代 PCIe 技術(shù)能夠有效支持如超大規(guī)模數(shù)據(jù)中心、高性能計算、汽車電子以及航空航天等高帶寬需求領(lǐng)域的未來發(fā)展。

More Than Moore 首席分析師兼首席執(zhí)行官 Ian Cutress 表示：「PCIe 規(guī)范的最終版本發(fā)布是一個特殊的時刻，盡管業(yè)界圍繞高速信號制定標(biāo)準(zhǔn)非常復(fù)雜，但通過 PCIe 技術(shù)實現(xiàn)的計算和網(wǎng)絡(luò)需求的增長卻達到了前所未有的水平。數(shù)據(jù)中心已準(zhǔn)備好開始部署基于 PCIe 7.0 技術(shù)的網(wǎng)絡(luò)，而且?guī)缀跷医佑|到的每一家 ASIC 公司都已與 IP 提供商接洽，并準(zhǔn)備從中獲益。盡管 PCIe 6.0 的部署已經(jīng)非常流行且備受關(guān)注，但 PCIe 7.0 規(guī)范比以往任何版本都更受關(guān)注?！?/p>

PCIe 7.0 標(biāo)準(zhǔn)將于 2027 年完成預(yù)發(fā)布測試 (Pre-FYI)，初始集成商名單預(yù)計將于 2028 年發(fā)布。

光學(xué)感知重定時器 ECN

除了發(fā)布規(guī)范之外，PCI-SIG 還宣布了新的光纖互連規(guī)范修訂，以實現(xiàn)更高的 PCI Express (PCIe) 技術(shù)性能?！腹鈱W(xué)感知重定時器工程變更通知 (ECN)」修訂了 PCIe 6.4 規(guī)范和新的 PCIe 7.0 規(guī)范，納入了基于 PCIe 重定時器的解決方案，從而提供了首個通過光纖實現(xiàn) PCIe 技術(shù)的行業(yè)標(biāo)準(zhǔn)化方法。

PCI-SIG 總裁兼主席 Al Yanes 表示：「我們看到了基于 PCIe 技術(shù)的行業(yè)標(biāo)準(zhǔn)光互連的需求，而 Optical Aware Retimer ECN 是添加模塊化光解決方案的第一步。我們預(yù)計該技術(shù)將首先應(yīng)用于人工智能/機器學(xué)習(xí)和云等數(shù)據(jù)中心應(yīng)用。隨著 PCIe 技術(shù)逐漸普及，我們預(yù)見到眾多細分市場將出現(xiàn)創(chuàng)新用例。」

光學(xué)感知重定時器 ECN

• 無縫支持各種光學(xué)技術(shù)，用于現(xiàn)有符合 PCIe 6.4 和 7.0 規(guī)范的交換機、根復(fù)合體和端點硅片設(shè)計之間的光學(xué)互連

• 擴大機架和艙室的覆蓋范圍

• 允許跨電域和光域進行多路復(fù)用和數(shù)據(jù)映射

• 比銅纜解決方案更緊湊的實現(xiàn)

PCIe 標(biāo)準(zhǔn)發(fā)展歷程

自 2003 年推出以來，PCIe 發(fā)展至今已經(jīng)從最初的 1.0 升級到了 7.0，下面我們來簡單了解下 PCIe 標(biāo)準(zhǔn)的演進歷史以及各代 PCIe 標(biāo)準(zhǔn)之間的主要差異

最早第一代 PCIe 1.0 標(biāo)準(zhǔn)于 2003 年推出，支持每通道 2.5GT/S 的傳輸速率和每通道 250MB/S 的數(shù)據(jù)速率。

2007 年初，第二代 PCIe 推出，每通道傳輸速度為 5 GT/s，吞吐量（帶寬）也增加了一倍，達到每通道 500MB/s，但由于 8b/10b 編碼方案的開銷占比為 20%，因此單 lane 的傳輸帶寬為 4 Gb/s。

PCIe 3.0 及以后的版本使用更高效的 128b/130b 編碼，將開銷占比降低到了 1.5%。通過減少開銷占比，PCIe3.0 的單 lane 傳輸帶寬相比 PCIe2.0 翻倍，達到 8 Gb/s，同時保持了與 PCle 2.0 版本軟件和機械接口的兼容性。PCIe 3.0 規(guī)范包含了 Base 和 CEM（卡機電）規(guī)范，其中基本規(guī)范里的電氣部分定義了集成電路級的電氣性能，并支持 8 GT/s 信令。

PCIe 4.0 標(biāo)準(zhǔn)是在 2017 年推出。與前一代相比，PCIe 4.0 將傳輸速率從 8 Gb/s 提高至 16 Gb/s，并與前幾代技術(shù)從軟件到時鐘架構(gòu)再到機械接口充分兼容。PCIe 4.0 在規(guī)范中增加了計時器部分以擴展通道的范圍，并特別增加了系統(tǒng)的復(fù)雜性測試。

2019 年 5 月推出了 PCIe 5.0 規(guī)范，將傳輸速率提高一倍，達到 32 GT/s，同時保持低功耗和與前幾代的向后兼容性。PCIe 5.0 承諾通過 x16 配置達到 128 GB/s 的吞吐量，在數(shù)據(jù)中心可實現(xiàn) 400GE 的速度。PCIe 5.0 和 400GE 的速度共同支持人工智能（AI）、機器學(xué)習(xí)、游戲、視覺計算、存儲和網(wǎng)絡(luò)等應(yīng)用。PCIe 5.0 使用 128b/130b 編碼方案，該方案在 PCIe 3.0 和兼容的 CEM 連接器中首次亮相。

2022 年 1 月推出了 PCIe 6.0 規(guī)范，它是第一個使用脈沖幅度調(diào)制 4 級（PAM4）信號編碼的 PCI Express 標(biāo)準(zhǔn)，使 PCIe 6.0 設(shè)備在保持相同信道帶寬的情況下能實現(xiàn) PCIe 5.0 設(shè)備兩倍的吞吐量。PCIe 6.0 技術(shù)最高可達 64 GT/s，同時保持低功耗和向后兼容。PCIe 6.0 承諾通過 x16 配置達到 256GB/s 的吞吐量，在數(shù)據(jù)中心實現(xiàn) 800GE 速度。