DDR 的 PCB布局及走線要求

1. 定義

DDR：Double Date Rate 雙倍速率同步動(dòng)態(tài)隨機(jī)存儲器。

DDR、DDR2、DDR3常用規(guī)格：

2. 阻抗控制要求

單端走線控制 50 歐姆，差分走線控制 100 歐姆

3. DDR 布局要求

通常，根據(jù)器件的擺放方式不同而選擇相應(yīng)的拓?fù)浣Y(jié)構(gòu)。

A、DDR*1 片，一般采用點(diǎn)對點(diǎn)的布局方式，靠近主控，相對飛線 Bank 對稱。間距可以按照是實(shí)際要求進(jìn)行調(diào)整，推薦間距為 500-800mil。

B、DDR*2 片，布局相對主控飛線 Bank 對稱，常采用 T 型拓?fù)浣Y(jié)構(gòu)， 推薦間距如下：

等長要求 L1+L2=L1+L3

C、DDR*4 片，以下列出了常用的 4 片 DDR 布局拓?fù)浣Y(jié)構(gòu)。

針對于 DDR2，這些拓?fù)浣Y(jié)構(gòu)都是能適用的，只是有少許的差別。

若PCB布線空間允許，Address/Command、Control、CLK，應(yīng)優(yōu)先采用單純的“T”型拓?fù)浣Y(jié)構(gòu)，并盡可能縮短分支線長度，如上面拓?fù)浣Y(jié)構(gòu)的B圖所示。

等長要求 L1+L2+L6=L1+L2+L7=L1+L3+L4=L1+L3+L5

然而，菊花鏈?zhǔn)酵負(fù)浣Y(jié)構(gòu)被證明在 SI 方面是具有優(yōu)勢的。對于 DDR3 的設(shè)計(jì)， 特別是在 1600 Mbps 時(shí)，則一般采用 D 所示菊花鏈拓?fù)浣Y(jié)構(gòu)進(jìn)行設(shè)計(jì)。

PCB 布線空間有限的，可以采用“T”型拓?fù)浜途丈復(fù)負(fù)浠旌系慕Y(jié)構(gòu)，如下圖所示：

混合拓?fù)浣Y(jié)構(gòu)中“T”型拓?fù)涞囊笈c兩片DDR2/3 相同。

等長要求 L1+L3+L2=L1+L4+L5

4. 信號分組以及走線要求（以下以4片DDR3設(shè)計(jì)進(jìn)行說明）

A、32條數(shù)據(jù)線（DATA0-DATA31）、4條DATAMASKS（DQM0-DQM3）, 4對DATASTROBES差分線（DQS0P/ DQS0M—DQS3P/DQS3M）

這36條線和4對差分線分為四組：

再將剩下的信號線分為三類：

Address/Command 、Control與CLK歸為一組，因?yàn)樗鼈兌际且訡LK的下降沿由DDR控制器輸出，DDR顆粒由CLK 的上升沿鎖存Address/Command、Control 總線上的狀態(tài)，所以需要嚴(yán)格控制CLK 與Address/Command、Control 之間的時(shí)序關(guān)系，確保DDR顆粒能夠獲得足夠的、最佳的建立/保持時(shí)間。

B、誤差控制，差分對對內(nèi)誤差盡量控制在5mil以內(nèi)；數(shù)據(jù)線組內(nèi)誤差盡量控制在+-25mil以內(nèi)，組間誤差盡量控制在+-50mil以內(nèi)。

Address/Command 、Control全部參照時(shí)鐘進(jìn)行等長，誤差盡量控制在+-100mil 以內(nèi)。

C、數(shù)據(jù)線之間間距要滿足3W原則，控制線、地址線必要時(shí)可稍微放寬到2W~3W， 其他走線離時(shí)鐘線20mil或至少3W以上的間距，以減小信號傳輸?shù)拇當(dāng)_問題。

D、VERF電容需靠近管腳放置，VREF走線盡量短，且與任何數(shù)據(jù)線分開，保證其不受干擾（特別注意相鄰上下層的串?dāng)_），推薦走線寬度>=15mil。

E、DDR設(shè)計(jì)區(qū)域，這個(gè)區(qū)域請保障完整的參考平面，如下方圖片所示：