基于高速多通道CCD預放電路的電源設計方案

　　電荷耦合器件(CCD)具有低噪聲、寬動態(tài)范圍、高速以及線性響應等優(yōu)點。在高速成像應用中，CCD必須具有多通道輸出的能力。通過多通道并行輸出提高成像系統(tǒng)的速度。每個通道的速度也要保持較高的速度，通常每個通道的工作速度能達到25~40MHz.CCD 的輸出電阻并不是很小，一般情況下其輸出電阻可以達到300 Ω左右。因此需要預放電路進行阻抗變換，使輸出電阻變小。且要使預放電路盡可能靠近CCD，因為如果預放電路和CCD 有一定距離時，電路板走線會存在一定的寄生電容。該寄生電容和CCD 輸出電阻形成一階低通電路，從而限制電路的帶寬。然而，CCD多通道輸出需要多個放大器對信號進行放大。當放大器數(shù)量較多時，電路板布局時就沒有足夠的空間使放大器靠近CCD 放置。放大器不能靠近CCD 放置，走線寄生電容就會限制帶寬。所以只能通過高頻補償技術來擴展帶寬。需要注意到是，高頻補償時一定不要導致放大器工作不穩(wěn)定。此外高速運算放大器設計不當也極易產生自激振蕩。因此，通過電路板設計中去除運算放大器反饋端地平面的方法避免自激振蕩。

　　1 多通道CCD預放電路設計

　　多通道CCD預放電路中各個通道應該是完全一致的，這可以保證各個通道導致的成像結果具有一致性。

　　因此，下面設計討論一個通道的設計，其他通道采用完全相同的設計即可。首先對CCD輸出電阻和電路板走線進行分析，如圖1所示。CCD輸出可以等效為電壓源V 和串聯(lián)等效電阻Rc .走線可以直接用寄生電容Cp 來表示。那么由于電阻和電容構成了低通電路，因此會限制帶寬。式(1)給出其傳遞函數(shù)。

　　可見存在一個極點s = -1/RgCp ,即系統(tǒng)在大于該極點對應頻率后，響應會按照每十倍頻程20dB下降。

　　2 CCD預放電路的電路板設計

　　高速運算放大器的電路板設計是電路實現(xiàn)的一個非常重要的部分。即使電路原理設計的再好，隨意的電路板設計也會使電路達不到要求甚至產生問題。其中，高速運算放大器的穩(wěn)定性會受到電路板設計的重要影響。電路板對電路性能的影響產生的主要原因是電路板的寄生參數(shù)問題。例如一個運算放大器在電路實現(xiàn)后的等效電路如圖2所示。

　　運算放大器的反相端對地電容對放大器的穩(wěn)定性具有較大的影響。因為反相端的對地電容和反饋電阻Rf 在反饋通路上形成了一個額外的極點，該極點使得相位延遲。相位延遲會使得在高頻時，負反饋變成了正反饋，從而導致自激振蕩。解決這一問題的方法就是把這一寄生電容去除。在具體電路板實現(xiàn)時，就是把反饋端下面的地平面去除。一個雙通道的運算放大器布局布線圖如圖4所示。該放大器為DIP8封裝，其中2腳和6腳為兩個通道的反饋端。所以2腳和6腳下面的地平面要去除。而反饋電阻焊盤下面的地平面同樣也要去除。這樣反饋通道中的寄生電容就降到了最低，可以保證放大器的穩(wěn)定工作。此外，放大器穩(wěn)定工作和低噪聲工作的前提是電源要合理去耦。圖2中正負電源的去耦電容都盡可能近地靠近相應電源管腳放置。這樣可以有效地降低去耦電路的等效電感，在較寬的頻帶內提供足夠的去耦。

　　3 實驗結果

　　為了驗證設計，對設計的電路利用LTspice軟件進行了電路仿真。CCD輸出等效電阻Rc 為300Ω。走線寄生電容Cp 為20 pF.其3 dB 帶寬只有26.5 MHz,其幅頻響應和相頻響應曲線如圖5所示。預放電路的帶寬應該為CCD 像素轉移頻率的4~5倍。因此如果像素時鐘頻率達到25 MHz,那么寄生電容就嚴重限制了電路帶寬。所以需要進行高頻補償來展寬帶寬。這里Rf取值為1 kΩ，Rg 取值為0.28kΩ，Cg取值為4.7pF，這時就能滿足式要求。

　　圖3所示為補償后的頻率響應，可見帶寬擴展已經超過了100MHz。

　　4 結論

　　本文所提出的高速多通道CCD預放電路設計方案，對于預放電路中存在的預放電路不能足夠靠近CCD的問題以及高速運算放大器存在容易自激振蕩的問題。方案針對上述兩個問題，從電路原理和電路板設計的角度進行了高速多通道CCD預放電路分析和設計。本方案從電路原理設計中應用高頻補償技術，有效地解決了帶寬限制問題。通過電路板設計中去除運算放大器反饋端地平面的方法有效地避免了自激振蕩。因此，該設計方案可以有效地應用在高速多通道CCD成像電路中。