LPC2103之PLL寄存器
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// PLL操作相關(guān)的寄存器
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/* Phase Locked Loop (PLL) */
/* PLL控制寄存器*/
#define PLLCON(*((volatile unsigned char *) 0xE01FC080))//PLL控制寄存器
#define PLLCFG(*((volatile unsigned char *) 0xE01FC084))//PLL配置寄存器
#define PLLSTAT(*((volatile unsigned short*) 0xE01FC088))//PLL狀態(tài)寄存器
#define PLLFEED(*((volatile unsigned char *) 0xE01FC08C))
//PLL feed寄存器，用于鎖存PLLCON和PLLCFG
PLL Control register (PLLCON - 0xE01F C080)
| 寄存器位 | 信號(hào)名 | 功能 | 復(fù)位值 |
| 0 | PLLE | PLL使能位，為1時(shí)使能PLL功能 | 0 |
| 1 | PLLC | PLL連接位，為1時(shí)將PLL輸出時(shí)鐘連接作為處理器時(shí)鐘 | 0 |
| 7:2 | 保留位 | NA |
PLL Configuration register (PLLCFG - 0xE01F C084)
| 寄存器位 | 信號(hào)名 | 功能 | 復(fù)位值 |
| 4:0 | MSEL | PLL倍頻系數(shù) | 0 |
| 6:5 | PSEL | PLL分頻系數(shù) | 0 |
| 7 | 保留位 | NA |
PLL Status register (PLLSTAT - 0xE01F C088)
| 寄存器位 | 信號(hào)名 | 功能 | 復(fù)位值 |
| 4:0 | MSEL | 回讀PLL當(dāng)前倍頻系數(shù) | 0 |
| 6:5 | PSEL | 回讀PLL當(dāng)前分頻系數(shù) | 0 |
| 7 | 保留位 | NA | |
| 8 | PLLE | 回讀PLL使能位 | 0 |
| 9 | PLLC | 回讀PLL連接位 | 0 |
| 10 | PLOCK | 反映PLL鎖存狀態(tài)，為0時(shí)PLL未鎖存，為1時(shí)PLL鎖存在要求頻率 | 0 |
| 15:11 | 保留位 | NA |
PLL modes
| PLLC | PLLE | 功能 |
| 0 | 0 | PLL關(guān)閉并且未連接 |
| 0 | 1 | PLL激活，但未連接?？梢栽赑LOCK置位后被連接 |
| 1 | 0 | 同00組合 |
| 1 | 1 | PLL使能且被連接作為控制器時(shí)鐘 |
PLL Feed register (PLLFEED - 0xE01F C08C)
要使PLLCON和PLLCFG寄存器的當(dāng)前設(shè)置有效，必須先后向PLLFEED寄存器寫入0xAA,0x55（此操作作為PLLCON和PLLCFG設(shè)置信息的鎖存信號(hào)，在此鎖存信號(hào)到來前PLL當(dāng)前的設(shè)置不一定是PLLCON和PLLCFG寄存器的設(shè)置）。
PLL and Power-down mode
Power-down模式自動(dòng)關(guān)閉并斷開PLL連接，Wake-up后不會(huì)自動(dòng)恢復(fù)PLL設(shè)置，必須軟件重新設(shè)置。
PLL frequency calculation
FOSC來自外部晶振的時(shí)鐘頻率
FCCOPLL當(dāng)前控制的晶振頻率
CCLKPLL輸出頻率（也是處理器的時(shí)鐘頻率）
M PLL在PLLCFG寄存器中設(shè)置的MSEL倍頻系數(shù)值
P PLL在PLLCFG寄存器中設(shè)置的PSEL分頻系數(shù)值
CCLK = M×FOSC或者CCLK = FCCO/ (2×P)
FCCO= CCLK×2×P或者FCCO= FOSC×M×2×P
FOSC的頻率范圍是10 MHz到25 MHz
CCLK的頻率范圍是10 MHz到Fmax
FCCO的頻率范圍是156 MHz到320 MHz
| PSEL | P |
| 00 | 1 |
| 01 | 2 |
| 10 | 4 |
| 11 | 8 |
| MSEL | M |
| 00000 | 1 |
| 00001 | 2 |
| 00010 | 3 |
| …… | …… |
| 11110 | 31 |
| 11111 | 32 |
APB divider
APB分頻器決定了處理器時(shí)鐘（CCLK）和外設(shè)器件時(shí)鐘（PCLK）之間的關(guān)系。APB分頻器有兩個(gè)作用。
首先，提供APB總線需要的外設(shè)PCLK，以使得它們能夠在ARM處理器選擇的速度工作。為了達(dá)到這個(gè)目的，APB總線也許放慢到處理器時(shí)鐘的一半或者四分之一。
其次，當(dāng)應(yīng)用中處理器不需要外設(shè)工作時(shí)，APB分頻器允許進(jìn)行省電模式。
APBDIV寄存器，R/W，復(fù)位值為0x00，地址為0xE01FC100。
| 寄存器位 | 信號(hào)名 | 取值 | 功能 | 復(fù)位值 |
| 1:0 | APDIV | 00 | APB總線時(shí)鐘為處理器時(shí)鐘的1/4 | 00 |
| 01 | APB總線時(shí)鐘和處理器時(shí)鐘相同 | |||
| 10 | APB總線時(shí)鐘為處理器時(shí)鐘的1/2 | |||
| 11 | 保留 | |||
| 7:2 | 保留 |
評(píng)論