ARM處理器的總線信號

　1、A[31:0] (address) : 32位地址總線，地址總線的相關(guān)控制信號是ABE, ALE和APE。

　2、ABE(address bus enable):當(dāng)它為低電平時(shí)禁止總線驅(qū)動(dòng)，使地址總線進(jìn)人高阻狀態(tài)。

　3、ALE(address latch enable):當(dāng)該信號為低電平時(shí)，鎖存地址總線以及其他信號。這個(gè)信號能使處理器向下兼容。對于新設(shè)計(jì)，如果需要重新定義地址線，則推薦使用APE，并將ALE接高電平。

　4、APE ( address pipe line enable): APE為高電平時(shí)地址總線、LOCK、MAS[1:0]、nRW、nOPC和nTRANS信號工作在流水線方式；當(dāng)APE為低電平時(shí)，這些信號工作在非流水線方式。

　5、MCLK(memory clock input): MCLK是ARM7TDMI的主時(shí)鐘信號，用于所有存儲(chǔ)器訪問和處理器操作。它由兩個(gè)階段構(gòu)成，第1階段是低電平，第2階段是高電平。

　6、nWAIT(not wait):當(dāng)它為低電平時(shí)，處理器將其讀寫時(shí)間延長幾個(gè)MCLK周期，這對訪問低速存儲(chǔ)器或外圍設(shè)備有用。在內(nèi)部，nWAIT與MCLK進(jìn)行邏輯“與”，僅在MCLK為低時(shí)改變信號值。

　7、ECLK(external clock output):在正常操作中，它只是可選用nWAIT延展的MCLK,從內(nèi)核輸出。當(dāng)內(nèi)核正在城娜試時(shí)，內(nèi)核強(qiáng)制使用調(diào)試時(shí)鐘(Debug Clock,DCLK)直至調(diào)試結(jié)束。DCLK由JTAG的時(shí)鐘信號TCK內(nèi)部產(chǎn)生。

　8、nRESET( not reset):用于從已知的地址啟動(dòng)處理器。該信號為低電平將造成正在執(zhí)行的指令非正常中止，這個(gè)信號保持為低電平的狀態(tài)必須至少持續(xù)2個(gè)時(shí)鐘周期，同時(shí)nWAIT保持為高。

　9、nMREQ( not memory request):請求存儲(chǔ)器訪問信號，低電平有效。

　10、SEQ(quential address):順序地址信號，當(dāng)下一個(gè)存儲(chǔ)器周期的地址與上一次存儲(chǔ)器訪問的地址緊密相關(guān)時(shí)，SEQ為高。與低位地址線配合，它就能指示下一個(gè)周期可以使用快速存儲(chǔ)器模式(例如DRAM頁模式)，或用于旁路地址轉(zhuǎn)換系統(tǒng)。

　11、nOP以not op-code fetch):它為低電平時(shí)表明處理器正在從存儲(chǔ)器取指令。

　12、D[31:0](data bus):用于處理器與外部存儲(chǔ)器之間的數(shù)據(jù)傳送。在讀周期，輸入數(shù)據(jù)必須在MCLK的下降沿有效。在寫周期，在MCLK的下降沿之前輸出數(shù)據(jù)保持有效。