基于FPGA的UART模塊的設計
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發(fā)送數據緩沖器模塊的功能是將要發(fā)送的并行數據轉換成串行數據，并且在輸出的串行數據流中加入起始位和停止位。緩沖器首先將要發(fā)送的8位數據寄存，并在最低位后添加起始位‘O’，在最高位前添加停止位‘1’，組成10位要發(fā)送的數據。然后根據 UART內核模塊的計數值將相應的數據送入移位寄存器輸入端。
UART內核模塊輸出的計數值是從0依次計到9，即先將要發(fā)送數據的最低位送入移位寄存器。發(fā)送數據緩沖器的仿真波形圖如圖7所示。
由波形圖可知，發(fā)送數據緩沖器在復位后，在輸入的計數值si_count為0時，send_si輸出起始位‘O’。在輸入的計數值 si_count為1～8時，send_si分別輸出send_bus上相應的數據位。在輸入的計數值sl_count為9時，send_si輸出停止位 ‘1’。
2．6 UART內核模塊
UART內核模塊是整個設計的核心。在數據接收時，UART內核模塊負責控制波特率發(fā)生器和移位寄存器，使得移位寄存器在波特率時鐘的驅動下同步地接收并且保存RS 232接收端口上的數據。在數據發(fā)送時，UART內核模塊首先根據待發(fā)送數據產生完整的發(fā)送數據序列(包括起始位、數據位和停止位)，之后控制移位寄存器將序列加載到移位寄存器的內部寄存器里，最后再控制波特率發(fā)生器驅動移位寄存器將數據串行輸出。UART內核模塊的主要功能是控制數據接收、數據加載和數據發(fā)送的過程，這可以用狀態(tài)機來實現，其狀態(tài)圖如圖8所示。本文引用地址：http://www.2s4d.com/article/192086.htm
(1)數據加載過程。數據的接收過程可以定義3個狀態(tài)：空閑“idle”狀態(tài)、接收“receive”和接收完成 “receive_over”。UART內核模塊在復位后進入空閑狀態(tài)。如果信號檢測器檢測到數據傳輸，即new_data一‘1’，UART內核檢測到此信號就會進入接收狀態(tài)。在UART進入由空閑狀態(tài)轉為接收狀態(tài)過程中，需要進行一系列的接收預備操作，包括將子模塊復位、選擇移位寄存器串行輸人數據以及選擇移位寄存器的輸入時鐘等。進入接收狀態(tài)后，波特率發(fā)生器開始工作，其輸出波特率時鐘驅動移位寄存器同步的存儲RS 232接收端口上的數據，并且其提示信號“indicator”驅動計數器進行計數。當所有數據接收完成，計數器也達到了其計數的上閾，此時 overflow=‘1’，通知UART內核進入接收狀態(tài)。UART內核進入接收完成狀態(tài)的同時，會檢查奇偶校驗的結果，同時使得子模塊使能信號無效，以停止各個子模塊。
UART內核的接收完成狀態(tài)僅保持1個時鐘周期，設置這個狀態(tài)的作用是借用一個時鐘周期復位信號檢測器，準備接收下次數據傳輸。
(2)數據加載和發(fā)送過程。數據加載和發(fā)送的過程都是為發(fā)送數據而設定的，所以將它們放在一起進行介紹，可以用4個狀態(tài)來實現上述的過程，即空閑、加載、發(fā)送和發(fā)送完成。其中的空閑狀態(tài)是UART內核復位后的空閑狀態(tài)，與上面介紹的數據接收過程的空閑狀態(tài)一致。數據加載過程在數據發(fā)送過程之前進行。UART內核復位后進入空閑狀態(tài)，當探測到發(fā)送控制信號有效時，即send=‘1’，便會進入加載狀態(tài)開始數據加載。在進入加載狀態(tài)的同時，UART內核會將移位寄存器、計數器復位，并且通過選擇信號使得移位寄存器的輸入為發(fā)送數據緩沖器模塊產生的串行數據序列，使得移位寄存器和計數器的工作時鐘為系統(tǒng)時鐘。進入加載狀態(tài)后，在UART內核控制下，發(fā)送數據緩沖器模塊會將完整的待發(fā)送序列加載到移位寄存器的數據輸入端，發(fā)送的序列是和系統(tǒng)時鐘同步的，移位寄存器在系統(tǒng)時鐘的驅動下不斷讀人輸入端數據并保存在內部寄存器內。在移位寄存器加載數據的同時，計數器也在時鐘的驅動下進行計數，由于都是工作在系統(tǒng)時鐘下，所以當所有數據被加載時，計數器也達到了計數的上閾(即串行數據的總量)，此時overflow=‘1’，通知UART內核進入發(fā)送狀態(tài)。UART內核進入發(fā)送狀態(tài)的同時會改變幾個選擇信號，比如將移位寄存器的時鐘設為波特率時鐘，將計數器時鐘設為波特率的提示信號，最重要的是將輸出信號送到RS 232的發(fā)送端口TxD上。發(fā)送的過程和接收類似，移位寄存器在波特率時鐘的驅動下內部寄存器的數據串行的發(fā)送出去，同時計數器在波特率發(fā)生器的提示信號驅動下進行計數。UART內核在計數器到達計數上閾后便進入發(fā)送完成模式，并且輸出發(fā)送完成信號。
3 UART頂層模塊的仿真測試
將上述各個模塊的VHDL代碼生成原理圖符號，并在原理圖編輯工具中將各個模塊連接起組成1個完整的UART模塊。為了驗證 UART模塊的正確性，對UART的發(fā)送過程和接收過程分別進行了波形仿真。為便于觀察波形，波特率產生器設置為4個系統(tǒng)時鐘產生一個完整的波特率時鐘。圖9是UART模塊接收過程的仿真波形圖。
由仿真波形圖可以看出，接收端RxD上的數據序列為0101010101，起始位‘O’后為數據位“10101010”，最后一位為停止位 ‘1’。在10個波特率時鐘之后，UART發(fā)出1個接收完成信號recv一‘1’，并在數據輸出端“new_data”將接收的數據輸出給后續(xù)數據處理模塊。由于發(fā)送數據時首先發(fā)送數據的最低位，因此接收的數據應為“01010101”，將光條放置數據輸出端“new_data”的數據輸出波形上，可以從數據欄看到此時數據輸出端new_data=“01010101”，UART數據接收功能完全正確。
圖10為UART發(fā)送過程仿真波形。由圖可以看出，send=‘1’后待發(fā)送數據為“01010101”，將待發(fā)送數據加上起始位和停止位，并從最低位開始發(fā)送，則發(fā)送端txd上的數據序列為“0101010101”，發(fā)送停止位后，發(fā)送結束信號send_over=‘1’。圖10 證明UART數據發(fā)送功能完全正確。
4 結 語
介紹了UART在可編程邏輯器件FPGA上的實現，并通過實際電路驗證了設計的功能，使用FPGA不僅可以方便地用串口協議與PC 機進行串行通信，而且擴展了板級系統(tǒng)的接口功能。應用在可編程器件FP―GA內部，可以很大程度地減少電路板的使用面積，并提高系統(tǒng)的穩(wěn)定性和可編程性。
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