視頻監(jiān)控系統(tǒng)中多畫面處理器的設計

2 各部分電路的結構及工作原理

2.1 輸入緩沖及A/D轉換

該部分電路的主要功能是將輸入的模擬視頻信號轉換成數(shù)字視頻信號供FPGA器件處理，其方框圖如圖2所示。4路視頻信號經(jīng)過受FPGA控制的模擬多路選擇器后，輸出2路視頻信號，經(jīng)過緩沖放大后送到受FPGA控制的模擬開關；然后再輸出給A/D，2路視頻信號需要2片A/D芯片。A/D芯片選TLC5510，該芯片是一種分辨率為8位、20MSPS（20兆采樣點/秒）的CMOS模/數(shù)轉換器。在FPGA的控制下，TLC5510將輸入的模擬視頻信號轉換成數(shù)字視頻誤，然后送往幀存儲器。

2.2 幀存儲器

幀存儲器選AVERLOGIC公司的AL422，共需要2片。AL422是存儲量為384KB×8Bits的FIFO（First In First Out）DRAM，它支持VGA、CCIR、NTSC、PAL和HDTV分辨率，具有獨立的讀/寫操作及輸出使能控制；存儲時間為15ns的高速異步串行存取，可在5V或3.3V電源電壓下工作，標準的28腳SOP封裝。

2.3 FPGA器件

FPGA是本設計的核心，與傳統(tǒng)邏輯電路和門陣列相比具有不同的結構。FPGA利用小型查找表（16×1RAM）來實現(xiàn)組合邏輯，每個查找表連接到一個D觸發(fā)器的輸入端，D觸發(fā)器再來驅動其它邏輯或驅I/O。這些模塊利用金屬連線互相連接或連接到I/O模塊。FPGA通過向內(nèi)部靜態(tài)存儲單元加載編程數(shù)據(jù)來實現(xiàn)其FPGA通過向內(nèi)部靜態(tài)存儲單元加載編程數(shù)據(jù)來實現(xiàn)其邏輯，存儲在存儲單元中值決定了FPGA實現(xiàn)的功能；FPGA的這種結構允許無限次的重新編程。由此可見，用FPGA設計的產(chǎn)品調試修改及升級均很容易，且具有很大的靈活性。目前FPGA的種類很多，在本設計中選用Spartan系列的XCS05XL。該芯片是Xilinx公司推出的低價格、高性能的FPGA，其主要特點如下：

?系統(tǒng)門的數(shù)目達到了5000，Logic cell數(shù)目達到了238，系統(tǒng)資源豐富；

?具備片上可編程分布式RAM，最多可編程的RAM達3200bit；

?分布式算術邏輯單元，支持分布式DSP運算；

?靈活的高速時鐘網(wǎng)絡，內(nèi)部三態(tài)總線；工作電壓為3.3V。

有關XCS05XL的詳細資料請參閱參考文獻[1]。

FPGA的編程數(shù)據(jù)存儲在單片機的FLASH ROM里。每次上電后單片機將編程數(shù)據(jù)裝入XCS05XL，編程模式選從串模式，因而其22腳（M1）和24腳（M0）懸空。編程數(shù)據(jù)裝入后，XCS05XL的邏輯功能就確定了；XCS05XL控制視頻信號的輸入及A/D轉換，在其內(nèi)部將每路視頻信號壓縮為原來的1/2，同時在單片機的控制下給每路疊加時間、日期、通道數(shù)字字符信息，然后將壓縮的四路視頻信號合成為一路完整的數(shù)字視頻信號，并輸出給D/A，形成四分割輸出。

2.4 D/A轉換及輸出緩沖放大

D/A轉換電路將FPGA輸出的數(shù)字視頻信號轉移成模擬視頻信號，然后經(jīng)過緩沖放大輸出給監(jiān)視器，D/A芯片選HI1171。該芯片是一種分辨率為8位，頻率為40MHz的高速D/A轉換器，其最大積分和微分線性誤差分別為1.3LSB和0.25LSB；最小建立時間僅為5ns，在單5V下工作，功耗只有80mW。輸出緩沖放大由分立元件組成。