基于VHDL的通信編碼波形的設計與仿真

引言

信號傳輸一般可分為兩大部分：編碼與解碼。其中編碼要求根據(jù)所傳輸信號特點選擇合適的編碼方式。由于不同的信號在不同的環(huán)境中進行傳輸，受到的干擾是不同的，而選擇合適的編碼方法可以最大限度的避免干擾，使通信更加順暢、更加準確。

要實現(xiàn)不同的編碼方式關鍵是要找到合適的算法，并且要求算法必須簡潔亦兼容。筆者在這里主要采用了對比、聯(lián)合和模塊化的設計方法，使每一種編碼成為一個獨立模塊，但又共用同一個或多個時鐘。由此，大大節(jié)約了程序的存儲空間，減少了程序的調(diào)試時間。

文章將用VHDL設計八種常用的編碼方式，并運用ALTERA公司的QUARTUSII設計軟件進行仿真調(diào)試。QUARTUSII設計軟件是一款開放、與結構無關、多平臺、完全集成化、豐富的設計庫、模塊化工具、支持各種HDL、有多種高級編程語言接口的非常先進的EDA工具軟件。另外，超高速硬件描述語言VHDL具有強大的語言結構、多層次的描述功能、良好的移植性和快速的ASIC轉換能力，支持硬件的設計、綜合、驗證和測試。因此，應用VHDL設計通信編碼波形具有重要意義。

總體方案設計

方案總體設計如圖1所示。首先，在運用VHDL編寫程序時必須遵照系統(tǒng)規(guī)則，按照系統(tǒng)庫函數(shù)調(diào)用，否則編譯將會產(chǎn)生問題。其次，考慮到分模塊編程，而每一種編碼方式的編程會用到不同頻率的時鐘，因此要將系統(tǒng)時鐘二分頻、四分頻和八分頻，以備需要。然后就是要設計選擇模塊，方便對八種編碼的自由選擇。再進行 各個編碼模塊的VHDL編碼，進而可以逐個編譯仿真。最后，當每一個模塊編譯仿真通過后，就是要將每一個獨立模塊程序整合在一起，形成總的編碼程序，并且調(diào)試總程序。

圖1 總體設計流程圖

單元模塊設計及調(diào)試

分頻模塊

工作原理

所謂分頻，就是將一個給定頻率較高的數(shù)字輸入信號，經(jīng)過適當?shù)奶幚砗螅a(chǎn)生一個或數(shù)個頻率較低的數(shù)字輸出信號。分頻本質上是加法器的變化，其計數(shù)值由分頻常數(shù)N=fin/fout（fin是輸入頻率，fout是輸出頻率）決定，其輸出不是一般計數(shù)器計數(shù)結果，而是根據(jù)分頻常數(shù)對輸出信號的高、低電平進行控制。

軟件設計

下面設計一個對輸入時鐘信號進行2分頻、4分頻和8分頻的分頻程序。根據(jù)實際需要還可以設計分頻系數(shù)為2N的分頻器，只需要實現(xiàn)一個模N的計數(shù)器，再把模N的計數(shù)器的最高位直接付給分頻器的輸出信號，即可得到所需要的分頻信號。

分頻系數(shù)是2的整數(shù)次冪的偶數(shù)分頻器模塊圖如圖2所示。

圖2 2、4、8分頻器的RTL模塊圖

此程序中rst為低電平有效，若實現(xiàn)2分頻電路則輸出最高有效位count(0)，4分頻電路輸出最高有效位count(1)，依次類推，8分頻輸出最高有效位count(2)。

在MAX-plusII環(huán)境中編譯仿真波形如圖3所示。

圖3 2、4、8分頻波形

選擇模塊

工作原理

此模塊是用于選擇信號的，作用就是當輸入多路信號時，只選取其中一路輸出，其選擇依據(jù)是根據(jù)其地址線的信號，地址線有N條，就能制作2N選一選擇器。

軟件設計

根據(jù)選擇模塊的工作原理，應用VHDL編寫的選擇器模塊圖如圖4所示。

圖4 選擇器的模塊圖

選擇器程序在QUARTUSII環(huán)境中編譯仿真波形如圖5所示。

圖5 選擇器波形

功能模塊

NRZ-L（不歸零碼）

NRZ-L(平)碼無論是“1”還是“0”時，相鄰碼元電平極性均不改變，即在4分頻的時鐘clk上升沿隨輸入信號din變化而輸出信號encoder-out。

具體VHDL模塊圖如圖6所示。

圖6 NRZ-L(平)的模塊圖

程序在QUARTUSII環(huán)境中編譯仿真波形如圖7所示。

圖7 NRZ-L碼波形

NRZ-M(信號差分碼)

NRZ-M信號差分碼，當為“1”時相鄰碼元電平極性改變，“0”時相鄰碼元電極性不改變，即在時鐘clk為4分頻的上升沿遇輸入信號datain “1”而跳變，“0”保持輸出信號encoder-out。

具體VHDL模塊圖如圖8所示。

圖8 NRZ-M（信號差分碼）的模塊圖

程序在QUARTUSII環(huán)境中編譯仿真波形如圖9所示。

圖9 NRZ-M碼波形

NRZ-S（空格差分碼）

NRZ-S（空格差分碼），當為“0”時相鄰碼元電平極性改變，“1”時相鄰碼元電極性不改變，即與NRZ-M(信號差分碼)恰好相反，clk為4分頻。

具體VHDL模塊圖如圖10所示。

圖10 NRZ-S（空格差分碼）的模塊圖