一種基于ARM和FPGA的可重構MAC協(xié)議設計
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(1)若MAC_flag為false時，表明信道空閑，此時進入(2)；若MAC_flag為true，則說明現(xiàn)在信道已被占用，此時不管節(jié)點已經處于什么狀態(tài)都會進入第七步，除了正在發(fā)送數據的節(jié)點，由于正在發(fā)送的節(jié)點是不可能監(jiān)聽信道的，而且也無法接收其他節(jié)點的數據，載波偵聽機制在這種狀態(tài)下是失效的，因此不會出現(xiàn)正在發(fā)送數據的節(jié)點從發(fā)送狀態(tài)突然變?yōu)榻邮諣顟B(tài)。
(2)執(zhí)行幀間間隔進程，遞減IFS_time大小，直到為0就進入(3)。IFS_time的初始值為DIFS。
(3)退避進程。退避時間的大小主要是由ARM提供，當節(jié)點經歷了一個時隙時間，退避時隙數減1，但當節(jié)點沒有完全經歷一個時隙時間，退避時隙數就不會變化。退避進程結束后就會進入(4)。
(4)判斷發(fā)送類型，設計中發(fā)送類型Tx_tpye的初始值為1。若Tx_tpye為0，則為節(jié)點發(fā)送ACK，根據接收到的數據幀中的源／目的節(jié)點號以及序列號等組裝回復發(fā)送節(jié)點ACK，并初始化IFS_time和Backoff_time以備節(jié)點發(fā)送數據幀使用，同時設置NAV_flag為true，更新NAV_time的值，繼續(xù)虛擬載波偵聽，避免出現(xiàn)發(fā)送ACK的節(jié)點會優(yōu)先占用信道的情況；若Tx_tpye不為0，則表明節(jié)點可以開始發(fā)送數據幀，轉入(5)。
(5)發(fā)送數據幀前首先判斷是否超過最大允許發(fā)送的時間，若超過了就丟棄該數據幀，將IFS_time設置為EIFS，Backof_time初始化，超時計時器停止；若沒有超過最大允許發(fā)送時間，則節(jié)點正式發(fā)送數據幀，并啟動單次超時計時，發(fā)送完畢后就等待ACK，此時進入(6)。
(6)在等待ACK到來的同時判斷是否超時單次允許發(fā)送的時間，若超過了，則重傳次數遞加；然后判斷是否超過重傳門限，如果超過了門限，則丟棄該數據幀；如果沒有超過，則將IFS_time設置為EIFS，而且還需要ARM的隨機退避算法根據重傳次數重新給一個退避時隙數，同時修改數據幀中的重傳位以便接收節(jié)點識別。
(7)保存當前退避進程中的Backoff_time和剛剛結束的幀間間隔的大小IFS_time，接收MAC幀并解析其中相關的數據，為后續(xù)的組裝ACK做準備，然后進入(8)，同時將NAV_flag設置為true，保證MAC層能處理完數據。
(8)校驗接收到的MAC幀是否正確，若不正確，則將IFS_time設置為EIFS，NAV_flag設置為false，NAV_time設置為0，這樣節(jié)點就進入執(zhí)行幀間間隔進程。若校驗正確，則進入(9)。
(9)將FPGA解析出來的目的節(jié)點號與本節(jié)點的比較，判斷是否是發(fā)送給本節(jié)點的。如果不是發(fā)送給本節(jié)點的，那么就再比較本節(jié)點現(xiàn)在的NAV_time值是否大于接收到的MAC幀內的NAV，若大于則本節(jié)點繼續(xù)按照現(xiàn)有的NAV_time值執(zhí)行下去；若小于接收到的MAC幀內的NAV，則使用MAC幀內的NAV來更新本節(jié)點的NAV_time值，然后以最新的NAV_time值遞減下去直到為0，虛擬載波偵聽顯示空閑。但是在執(zhí)行NAV_time遞減過程中隨時都有可能收到新MAC幀，而且也不是發(fā)送給本節(jié)點的，照樣要執(zhí)行本步驟，并不是等到NAV_time變?yōu)?后再更新。如果是發(fā)送給本節(jié)點的，則會進入(10)。
(10)若節(jié)點接收到的是數據幀。即Rx_type為1，FPGA將接收到的數據幀上傳ARM；同時將IFS_time更新為SIFS，Backoff_time設置為0，這樣使得接收到數據幀到發(fā)送ACK之間的時間間隔為SIFS，并將Tx_tpye設置為0，NAV_flag變?yōu)閒alse，進入(2)，開始準備發(fā)送ACK。如果Rx_type為0，則節(jié)點接收到的是ACK，說明一次數據收發(fā)過程結束，節(jié)點將初始化相關參數，計時停止等，FPGA釋放空間，表明該數據幀已發(fā)送成功。
3 仿真驗證
基于CSMA／CA的MAC協(xié)議的實現(xiàn)關鍵在于各個節(jié)點對各種情況的處理，因此對一個節(jié)點協(xié)議功能的仿真驗證也能說明設計的正確性。本設計中FPGA部分的設計是重點，所以使用ModelSim進行仿真觀察節(jié)點FPGA的處理過程。
3．1 信道競爭過程
基于CSMA／CA的MAC協(xié)議中各個節(jié)點也不知道自身周圍的節(jié)點情況，因此節(jié)點競爭信道時隨時都可能檢測到信道已被占用。圖3給出了節(jié)點在退避過程中檢測到物理載波偵聽變?yōu)槊Γ⒖掏Ｖ雇吮苓M程，將此時的退避時隙數掛起，即退避時隙數保留為31。待到信道重新空閑超過幀間間隔DIFS后，將以保留的退避時隙數繼續(xù)進行退避進程，變?yōu)?后開始發(fā)送數據幀。在圖中還可以看到節(jié)點收到正確的ACK后，更新NAV的過程。從仿真圖的執(zhí)行流程可以說明所設計的MAC協(xié)議滿足載波偵聽機制、幀間間隔、隨機退避的功能要求。本文引用地址：http://www.2s4d.com/article/148811.htm
3．2 數據傳輸過程
從圖4中可以觀察到節(jié)點發(fā)送第一個數據幀后，超時計數器開始計時，但在規(guī)定時間內沒有收到ACK，則重傳數據幀，重傳退避的時間是重新賦值的，并且?guī)g間隔不再是DIFS，而是EIFS；當節(jié)點接收到正確的ACK后，開始發(fā)送新的數據幀。說明了所設計的MAC協(xié)議能夠實現(xiàn)確認重傳機制。
4 結語
在以ARM和FPGA為主的硬件結構上，設計與實現(xiàn)了基于CSMA／CA的MAC協(xié)議，該協(xié)議具有載波偵聽機制、隨機退避、確認重傳等功能。經過仿真測試，驗證了所設計MAC協(xié)議的可行性。
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