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優(yōu)化FIR數(shù)字濾波器的FPGA實現(xiàn)
- 摘要:基于提高速度和減少面積的理念,對傳統(tǒng)的FIR數(shù)字濾波器進行改良??紤]到FPGA的實現(xiàn)特點,研究并設(shè)計了采用Radix-2的Booth算法乘法器以及結(jié)合了CSA加法器和樹型結(jié)構(gòu)的快速加法器,并成功應(yīng)用于FIR數(shù)字濾波器的設(shè)
- 關(guān)鍵字: FPGA FIR 數(shù)字濾波器
ARM處理器體系結(jié)構(gòu)概述
- ARM處理器體系結(jié)構(gòu)概述,本文主要介紹ARM7系列處理器。呵呵,不是相關(guān)專業(yè)可能有很多人不知道arm是個什么東西吧,我現(xiàn)在簡要介紹一下各種處理器分類,目前我們的處理器陣營中分為CISC和RISC兩大系列,CISC是復(fù)雜指令集處理器,這種處理器每條
- 關(guān)鍵字: 概述 體系結(jié)構(gòu) 處理器 ARM
在賽靈思FPGA設(shè)計中保留可重復(fù)結(jié)果

- 滿足設(shè)計的時序要求本身已非易事,而要實現(xiàn)某項設(shè)計的整體時序具有完全可重復(fù)性有時候卻是不可能的任務(wù)。幸運的是,設(shè)計人員可以借助有助于實現(xiàn)可重復(fù)時序結(jié)果的設(shè)計流程概念。影響最大的四個方面分別是 HDL 設(shè)計實踐、綜合優(yōu)化、平面布局和實施方案。 就獲得可重復(fù)結(jié)果而言,資源利用和頻率要求都很高的設(shè)計是最大的挑戰(zhàn)。它們也是可重復(fù)結(jié)果流程需求最高的設(shè)計。得到可重復(fù)結(jié)果的第一步是在 HDL設(shè)計階段運用設(shè)計合理的實踐。遵循出色的分層邊界實踐有助于保持邏輯整體性,而這在設(shè)計變更時有助于保持可重復(fù)結(jié)果。一條不錯的規(guī)
- 關(guān)鍵字: Xilinx FPGA
基于賽靈思Virtex-5 FPGA的LTE仿真器實現(xiàn)

- 功能強大的可編程邏輯平臺使得Prisma Engineering公司能夠針對所有蜂窩網(wǎng)絡(luò)提供可重配置無線測試設(shè)備。長期演進(LTE)是移動寬帶的最3GPP標準,它打破了現(xiàn)有蜂窩網(wǎng)絡(luò)的固有模式。LTE與前代UMTS和GSM標準相比,除采用高頻譜效率的射頻技術(shù)外,其架構(gòu)還得到了大幅簡化。LTE系統(tǒng)的無線接入部分Node-B,是連接無線電和整個互聯(lián)網(wǎng)協(xié)議核心網(wǎng)絡(luò)之間的邊緣設(shè)備。這種架構(gòu)無法監(jiān)測和測試等效于UMTS中間鏈路上的元件。必須通過無線電接口,才能有效地測試LTE網(wǎng)絡(luò)元件。 這正是Prisma
- 關(guān)鍵字: Xilinx FPGA Virtex-5
以基于賽靈思 FPGA 的硬件加速技術(shù)打造高速系統(tǒng)

- 設(shè)計人員時常需要通過增加計算能力或額外輸入(或兩者)延長現(xiàn)有的嵌入式系統(tǒng)的壽命。而可編程系統(tǒng)平臺在這里大有用武之地。我們曾經(jīng)希望用安全網(wǎng)絡(luò)連接功能升級一套網(wǎng)絡(luò)可編程系統(tǒng)。安全網(wǎng)絡(luò)連接功能需要加密才能運行安全外殼 (SSH)、傳輸層安全 (TLS)、安全套接層(SSL) 或虛擬專用網(wǎng) (VPN) 等協(xié)議。這種安全需求與把各種系統(tǒng)接入因特網(wǎng)的需求同步增長,例如,為了啟用遠程管理與分布式控制系統(tǒng)。 因該領(lǐng)域仍在發(fā)展并且標準尚未固定,因此成本主要取決于一次性工程費用。所以,F(xiàn)PGA 技術(shù)能實現(xiàn)最高價值。
- 關(guān)鍵字: Xilinx FPGA
賽靈思推出ISE 12.3設(shè)計套件,引入AMBA 4 AXI4 IP 核
- ISE12.3增強PlanAhead 設(shè)計與分析控制臺,并進一步優(yōu)化功耗,標志著支持 AXI4 接口IP的推出,和即插即用FPGA 設(shè)計的實現(xiàn) 賽靈思公司(Xilinx, Inc. )宣布推出 ISE® 12.3設(shè)計套件,這標志著這個FPGA 行業(yè)領(lǐng)導(dǎo)者針對片上系統(tǒng)設(shè)計的互聯(lián)功能模塊, 開始推出滿足AMBA® 4 AXI4 規(guī)范的IP核,以及用于提高生產(chǎn)力的 PlanAhead™ 設(shè)計和分析控制臺,同時還推出了用于降低了Spartan®-6 FPG
- 關(guān)鍵字: Xilinx FPGA ISE
手把手課堂:Xilinx FPGA設(shè)計時序約束指南

- 作為賽靈思用戶論壇的定期訪客,我注意到新用戶往往對時序收斂以及如何使用時序約束來達到時序收斂感到困惑。為幫助 FPGA設(shè)計新手實現(xiàn)時序收斂,讓我們來深入了解時序約束以及如何利用時序約束實現(xiàn)FPGA 設(shè)計的最優(yōu)結(jié)果。 何為時序約束? 為保證設(shè)計的成功,設(shè)計人員必須確保設(shè)計能在特定時限內(nèi)完成指定任務(wù)。要實現(xiàn)這個目的,我們可將時序約束應(yīng)用于連線中——從某 FPGA 元件到 FPGA 內(nèi)部或 FPGA 所在 PCB 上后續(xù)元件輸入的一條或多條路徑。 在 FPGA 設(shè)計
- 關(guān)鍵字: Xilinx FPGA 設(shè)計時序
2011年EEPW高校電子技術(shù)論壇—中南大學(xué)

- 《電子產(chǎn)品世界》雜志社一直非常關(guān)注企業(yè)與高校之間的交流,致力成為雙方相互溝通、促進的橋梁。2000年以來在雜志和網(wǎng)站開設(shè)了“高校園地”欄目,協(xié)助企業(yè)和高校舉辦教育培訓(xùn)會、設(shè)計競賽等,并于2007年成功的將電子技術(shù)論壇帶進校園。2007年至今已在北京理工大學(xué)、桂林電子科技大學(xué)、華中科技大學(xué)、哈爾濱工業(yè)大學(xué)、清華大學(xué)、浙江大學(xué)、東南大學(xué)、電子科技大學(xué)、北京航空航天大學(xué)成功舉辦“EEPW高校電子技術(shù)論壇”,得到在校師生的積極關(guān)注和廣泛參與,參與學(xué)生及教師共38
- 關(guān)鍵字: ARM 嵌入式 大學(xué)
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