fpga ip 文章進(jìn)入fpga ip技術(shù)社區(qū)

新思科技宣布與Arm深化合作

據(jù)外媒，新思科技（Synopsys）近日宣布，將與Arm擴(kuò)大合作，為Arm Neoverse V2平臺(tái)和Arm Neoverse計(jì)算子系統(tǒng)（CSS）等全新Arm技術(shù)提供優(yōu)化的IP和EDA解決方案，幫助共同客戶能夠以更低的成本、更小的風(fēng)險(xiǎn)和更快的上市時(shí)間快速開發(fā)專用芯片。據(jù)悉，新思科技已加入“Arm全面設(shè)計(jì)”（Arm Total Design）生態(tài)系統(tǒng)，將充分利用其全球領(lǐng)先的技術(shù)和專業(yè)知識(shí)、Synopsys.ai全棧式AI驅(qū)動(dòng)型EDA全面解決方案，以及新思科技接口、安全和芯片生命周期管理IP，助力共同客戶加
關(guān)鍵字：新思科技 ARM IP

利用搭載全域硬2D NoC的FPGA器件去完美實(shí)現(xiàn)智能化所需的高帶寬低延遲計(jì)算

隨著大模型、高性能計(jì)算、量化交易和自動(dòng)駕駛等大數(shù)據(jù)量和低延遲計(jì)算場景不斷涌現(xiàn)，加速數(shù)據(jù)處理的需求日益增長，對(duì)計(jì)算器件和硬件平臺(tái)提出的要求也越來越高。發(fā)揮核心器件內(nèi)部每一個(gè)計(jì)算單元的作用，以更大帶寬連接內(nèi)外部存儲(chǔ)和周邊計(jì)算以及網(wǎng)絡(luò)資源，已經(jīng)成為智能化技術(shù)的一個(gè)重要趨勢(shì)。這使得片上網(wǎng)絡(luò)（Network-on-Chip）這項(xiàng)已被提及多年，但工程上卻不容易實(shí)現(xiàn)的技術(shù)再次受到關(guān)注。作為一種被廣泛使用的硬件處理加速器，F(xiàn)PGA可以加速聯(lián)網(wǎng)、運(yùn)算和存儲(chǔ)，其優(yōu)點(diǎn)包括計(jì)算速度與ASIC相仿，也具備了高度的靈活性，能夠?yàn)閿?shù)據(jù)
關(guān)鍵字： 2D NoC FPGA

新思科技攜手臺(tái)積公司簡化多裸晶系統(tǒng)復(fù)雜性,推出面向臺(tái)積公司N3E工藝的“從架構(gòu)探索到簽核” 統(tǒng)一設(shè)計(jì)平臺(tái)和經(jīng)驗(yàn)證的UCIe IP

摘要：●? ?新思科技3DIC Compiler集成了3Dblox 2.0標(biāo)準(zhǔn)，可用于異構(gòu)集成和完整的“從架構(gòu)探索到簽核”完整解決方案。●? ?新思科技 UCIe PHY IP在臺(tái)積公司N3E工藝上實(shí)現(xiàn)了首次通過硅片的成功（first-pass silicon success），可提供低延遲、低功耗和高帶寬的芯片間連接。●? ?UCIe PHY IP與3DIC Compiler的結(jié)合將有效優(yōu)化多裸晶系統(tǒng)設(shè)計(jì)，能夠以更低的集成風(fēng)險(xiǎn)實(shí)現(xiàn)更高的結(jié)果質(zhì)量
關(guān)鍵字：新思科技臺(tái)積多裸晶系統(tǒng) N3E工藝簽核 UCIe IP

Altera MAX10: 時(shí)鐘分頻

時(shí)鐘分頻在之前的實(shí)驗(yàn)中我們已經(jīng)熟悉了小腳丫的各種外設(shè)，掌握了verilog的組合邏輯設(shè)計(jì)，接下來我們將學(xué)習(xí)時(shí)序邏輯的設(shè)計(jì)。====硬件說明====時(shí)鐘信號(hào)的處理是FPGA的特色之一，因此分頻器也是FPGA設(shè)計(jì)中使用頻率非常高的基本設(shè)計(jì)之一。一般在FPGA中都有集成的鎖相環(huán)可以實(shí)現(xiàn)各種時(shí)鐘的分頻和倍頻設(shè)計(jì)，但是通過語言設(shè)計(jì)進(jìn)行時(shí)鐘分頻是最基本的訓(xùn)練，在對(duì)時(shí)鐘要求不高的設(shè)計(jì)時(shí)也能節(jié)省鎖相環(huán)資源。在本實(shí)驗(yàn)中我們將實(shí)現(xiàn)任意整數(shù)的分頻器，分頻的時(shí)鐘保持50%占空比。1，偶數(shù)分頻：偶數(shù)倍分頻相對(duì)簡單，比較容易理解。通
關(guān)鍵字：時(shí)序邏輯時(shí)鐘分頻 FPGA Lattice Diamond 小腳丫

Lattice MXO2: 時(shí)鐘分頻

時(shí)鐘分頻在之前的實(shí)驗(yàn)中我們已經(jīng)熟悉了小腳丫的各種外設(shè)，掌握了verilog的組合邏輯設(shè)計(jì)，接下來我們將學(xué)習(xí)時(shí)序邏輯的設(shè)計(jì)。硬件說明時(shí)鐘信號(hào)的處理是FPGA的特色之一，因此分頻器也是FPGA設(shè)計(jì)中使用頻率非常高的基本設(shè)計(jì)之一。一般在FPGA中都有集成的鎖相環(huán)可以實(shí)現(xiàn)各種時(shí)鐘的分頻和倍頻設(shè)計(jì)，但是通過語言設(shè)計(jì)進(jìn)行時(shí)鐘分頻是最基本的訓(xùn)練，在對(duì)時(shí)鐘要求不高的設(shè)計(jì)時(shí)也能節(jié)省鎖相環(huán)資源。在本實(shí)驗(yàn)中我們將實(shí)現(xiàn)任意整數(shù)的分頻器，分頻的時(shí)鐘保持50%占空比。1，偶數(shù)分頻：偶數(shù)倍分頻相對(duì)簡單，比較容易理解。通過計(jì)數(shù)器計(jì)數(shù)是完
關(guān)鍵字：時(shí)序邏輯時(shí)鐘分頻 FPGA Lattice Diamond 小腳丫

Altera MAX10: 2位7段數(shù)碼管顯示

數(shù)碼管顯示本實(shí)驗(yàn)將會(huì)讓你熟悉小腳丫上最后一種有意思的外設(shè)七段數(shù)碼管。====硬件說明====數(shù)碼管是工程設(shè)計(jì)中使用很廣的一種顯示輸出器件。一個(gè)7段數(shù)碼管（如果包括右下的小點(diǎn)可以認(rèn)為是8段）分別由a、b、c、d、e、f、g位段和表示小數(shù)點(diǎn)的dp位段組成。實(shí)際是由8個(gè)LED燈組成的，控制每個(gè)LED的點(diǎn)亮或熄滅實(shí)現(xiàn)數(shù)字顯示。通常數(shù)碼管分為共陽極數(shù)碼管和共陰極數(shù)碼管，結(jié)構(gòu)如下圖所示：圖1 共陽極、共陰極數(shù)碼管共陰8段數(shù)碼管的信號(hào)端低電平有效，而共陽端接高電平有效。當(dāng)共陽端接高電平時(shí)只要在各個(gè)位段上加上相應(yīng)的低電平
關(guān)鍵字：數(shù)碼管 FPGA Lattice Diamond 小腳丫

Lattice MXO2: 2位7段數(shù)碼管顯示

數(shù)碼管顯示本實(shí)驗(yàn)將會(huì)讓你熟悉小腳丫上最后一種有意思的外設(shè)七段數(shù)碼管。硬件說明數(shù)碼管是工程設(shè)計(jì)中使用很廣的一種顯示輸出器件。一個(gè)7段數(shù)碼管（如果包括右下的小點(diǎn)可以認(rèn)為是8段）分別由a、b、c、d、e、f、g位段和表示小數(shù)點(diǎn)的dp位段組成。實(shí)際是由8個(gè)LED燈組成的，控制每個(gè)LED的點(diǎn)亮或熄滅實(shí)現(xiàn)數(shù)字顯示。通常數(shù)碼管分為共陽極數(shù)碼管和共陰極數(shù)碼管，結(jié)構(gòu)如下圖所示：圖1 共陽極、共陰極數(shù)碼管共陰8段數(shù)碼管的信號(hào)端低電平有效，而共陽端接高電平有效。當(dāng)共陽端接高電平時(shí)只要在各個(gè)位段上加上相應(yīng)的低電平信號(hào)就可以使相應(yīng)
關(guān)鍵字：數(shù)碼管顯示 FPGA Lattice Diamond 小腳丫

專業(yè)音視頻領(lǐng)域中，Pro AV 的崛起之路

編者按：在技術(shù)進(jìn)步的加持下，AV行業(yè)發(fā)展得如何了？本文采訪了兩位深耕于廣播電視行業(yè)的技術(shù)人，為我們介紹了專業(yè)音視頻的進(jìn)展：一位冉冉升起的新星：Pro AV以及FPGA在其中發(fā)揮的作用。美國，拉斯維加斯，一個(gè)巨型球幕緩緩睜開了它的雙眼，如神一般俯視著眾人。這個(gè)名為MSG Sphere的大型劇院位于拉斯維加斯市中心，它高約90米，寬約150米，外面被LED屏幕覆蓋，顯示面積是IMAX的40多倍，采用多臺(tái)8K攝像機(jī)來捕獲360度全景視頻，為現(xiàn)場觀眾提供比當(dāng)今最佳高清電視清晰100倍的身臨其境的體驗(yàn)。如今，沉浸式
關(guān)鍵字： AV IP 視頻傳輸音頻信號(hào)源解碼器 IP交換機(jī)

Altera MAX10: 3-8譯碼器

在這個(gè)實(shí)驗(yàn)里我們將學(xué)習(xí)如何用Verilog來實(shí)現(xiàn)組合邏輯。====硬件說明====組合邏輯電路是數(shù)字電路的重要部分，電路的輸出只與輸入的當(dāng)前狀態(tài)相關(guān)的邏輯電路，常見的有選擇器、比較器、譯碼器、編碼器、編碼轉(zhuǎn)換等等。在本實(shí)驗(yàn)里以最常見的3-8譯碼器為例說明如何用Verilog實(shí)現(xiàn)。3-8譯碼器的真值表如下：從前面的實(shí)驗(yàn)可以知道，當(dāng)FPGA輸出信號(hào)到LED為高電平時(shí)LED熄滅，反之LED變亮。同時(shí)我們可以以開關(guān)的信號(hào)模擬3-8譯碼器的輸入，這樣控制開關(guān)我們就能控制特定的LED變亮。====Verilog代碼=
關(guān)鍵字：組合邏輯 FPGA Lattice Diamond Verilog

Lattice MXO2: 3-8譯碼器

在這個(gè)實(shí)驗(yàn)里我們將學(xué)習(xí)如何用Verilog來實(shí)現(xiàn)組合邏輯。硬件說明組合邏輯電路是數(shù)字電路的重要部分，電路的輸出只與輸入的當(dāng)前狀態(tài)相關(guān)的邏輯電路，常見的有選擇器、比較器、譯碼器、編碼器、編碼轉(zhuǎn)換等等。在本實(shí)驗(yàn)里以最常見的3-8譯碼器為例說明如何用Verilog實(shí)現(xiàn)。3-8譯碼器的真值表如下：從前面的實(shí)驗(yàn)可以知道，當(dāng)FPGA輸出信號(hào)到LED為高電平時(shí)LED熄滅，反之LED變亮。同時(shí)我們可以以開關(guān)的信號(hào)模擬3-8譯碼器的輸入，這樣控制開關(guān)我們就能控制特定的LED變亮。Verilog代碼// *****
關(guān)鍵字：組合邏輯 FPGA Lattice Diamond Verilog

Altera MAX10: 點(diǎn)亮RGB三色燈

在這個(gè)實(shí)驗(yàn)里我們將學(xué)習(xí)控制小腳丫STEP-MAX10上的RGB三色LED的顯示，基本的原理和點(diǎn)亮LED是相似的。====硬件說明====STEP-MXO2 V2開發(fā)板上面有兩個(gè)三色LED，我們也可以用按鍵或者開關(guān)控制三色LED的顯示。這是開發(fā)板上的2個(gè)三色LED，采用的是共陽極的設(shè)計(jì)，RGB三種信號(hào)分別連接到FPGA的引腳，作為FPGA輸出信號(hào)控制。當(dāng)FPGA輸出低電平時(shí)LED變亮，當(dāng)FPGA輸出高電平時(shí)LED熄滅，當(dāng)兩種或者三種顏色變亮?xí)r會(huì)混合出不同顏色，一共能產(chǎn)生8種顏色。====Verilog代碼=
關(guān)鍵字：三色RGBLED FPGA Lattice Diamond 小腳丫

Lattice MXO2: 點(diǎn)亮RGB三色燈

在這個(gè)實(shí)驗(yàn)里我們將學(xué)習(xí)控制小腳丫STEP-MXO2上的RGB三色LED的顯示，基本的原理和點(diǎn)亮LED是相似的。硬件說明STEP-MXO2 V2開發(fā)板上面有兩個(gè)三色LED，我們也可以用按鍵或者開關(guān)控制三色LED的顯示。這是開發(fā)板上的2個(gè)三色LED，采用的是共陽極的設(shè)計(jì)，RGB三種信號(hào)分別連接到FPGA的引腳，作為FPGA輸出信號(hào)控制。當(dāng)FPGA輸出低電平時(shí)LED變亮，當(dāng)FPGA輸出高電平時(shí)LED熄滅，當(dāng)兩種或者三種顏色變亮?xí)r會(huì)混合出不同顏色，一共能產(chǎn)生8種顏色。Verilog代碼// ******
關(guān)鍵字：三色RGBLED FPGA Lattice Diamond 小腳丫

Altera MAX10: 點(diǎn)亮LED燈

恭喜你拿到我們的小腳丫開發(fā)板，在這個(gè)系列教程里你將更深入學(xué)習(xí)FPGA的設(shè)計(jì)同時(shí)更深入了解我們的小腳丫。如果你還沒有開始使用小腳丫，也可以從這里一步一步開始你的可編程邏輯學(xué)習(xí)。請(qǐng)先準(zhǔn)備好軟硬件文檔，因?yàn)镕PGA的設(shè)計(jì)是和硬件息息相關(guān)，會(huì)經(jīng)常用到這些文檔。你還必須先安裝好Quartus Prime設(shè)計(jì)工具，這是用小腳丫STEP-MAX10必須用到的。硬件說明STEP-MAX10開發(fā)板雖然很小巧，上面也集成了不少外設(shè)，在本實(shí)驗(yàn)里我們就看看如何用FPGA控制簡單外設(shè)，如何用按鍵或者開關(guān)控制LED的亮和
關(guān)鍵字： LED FPGA Lattice Diamond 小腳丫

Lattice MXO2: 點(diǎn)亮LED燈

恭喜你拿到我們的小腳丫開發(fā)板，在這個(gè)系列教程里你將更深入學(xué)習(xí)FPGA的設(shè)計(jì)同時(shí)更深入了解我們的小腳丫。如果你還沒有開始使用小腳丫，也可以從這里一步一步開始你的可編程邏輯學(xué)習(xí)。請(qǐng)先到云盤準(zhǔn)備好軟硬件文檔，因?yàn)镕PGA的設(shè)計(jì)是和硬件息息相關(guān)，會(huì)經(jīng)常用到這些文檔。你還必須先安裝好Diamond設(shè)計(jì)工具，這是用小腳丫STEP-MXO2必須用到的。1. 硬件說明STEP-MXO2 V2開發(fā)板雖然很小巧，上面也集成了不少外設(shè)，在本實(shí)驗(yàn)里我們就看看如何用FPGA控制簡單外設(shè)，如何用按鍵或者開關(guān)控制LED的亮和滅。這是開
關(guān)鍵字： LED FPGA Lattice Diamond 小腳丫

實(shí)驗(yàn)22 4位串行累加器

實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實(shí)驗(yàn)了解累加器的意義及原理方法（3）掌握使用Verilog HDL語言基于FPGA實(shí)現(xiàn)累加器的原理及實(shí)現(xiàn)方法實(shí)驗(yàn)任務(wù)設(shè)計(jì)一個(gè)4位串行累加器，電路原理框圖如圖所示，在開關(guān)K處設(shè)置串行輸入數(shù)據(jù)，在CP端輸入8個(gè)脈沖，將完成一次，兩個(gè)四位串行數(shù)據(jù)的相加，結(jié)果存D-A中。實(shí)驗(yàn)原理根據(jù)上述電路框圖，可以分割系統(tǒng)任務(wù)。累加器是一個(gè)具有特殊功能的二進(jìn)制寄存器，可以存放計(jì)算產(chǎn)生的中間結(jié)果，省去了計(jì)算單元的讀取操作，能加快計(jì)算單
關(guān)鍵字：累加器 FPGA Lattice Diamond Verilog HDL