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基于FPGA的IRIG-B(DC)碼產(chǎn)生電路設(shè)計(jì)

摘要：提出了一種IRIG-B(DC)碼產(chǎn)生電路的設(shè)計(jì)方法。采用Altera公司低功耗Cyclone FPGA系列中的EPlC6T144、8段數(shù)碼管、晶體振蕩器和MAX3232E等器件構(gòu)成硬件電路、使用VHDL語言設(shè)計(jì)IRIG-B直流時(shí)間碼的軟件。為了設(shè)置和
關(guān)鍵字： IRIG-B FPGA DC 產(chǎn)生電路

摘要：提出一種基于FPGA的PCI硬件加解密卡的設(shè)計(jì)方案，用硬件加解密取代了傳統(tǒng)的軟件加解密，將加解密模塊和PCI接口模塊集成在一個(gè)FPGA芯片內(nèi)實(shí)現(xiàn)。分析了PCI加解密卡的軟硬件的結(jié)構(gòu)和原理，詳細(xì)介紹了DESX加解密算法
關(guān)鍵字： FPGA PCI 硬件加解密

根據(jù)CMI碼的特性，介紹了一種新的編程思路實(shí)現(xiàn)CMI編碼，在Max+PlusⅡ開發(fā)平臺上使用VHDL編程實(shí)現(xiàn)CMI編碼，并得到仿真波形。實(shí)驗(yàn)結(jié)果表明，這種編程思路簡單、清晰。在產(chǎn)生7位偽隨機(jī)序列的前提下，分別對“O”，“1”進(jìn)行編碼。這種思路為其他碼型設(shè)計(jì)提供了參考。
關(guān)鍵字： CPLD FPGA CMI 編碼

在高速移動下，OFDM系統(tǒng)載波間正交性被破壞，出現(xiàn)載波間干擾(ICI)，嚴(yán)重影響系統(tǒng)性能，必須采用適當(dāng)?shù)木饧夹g(shù)以補(bǔ)償ICI。為了保證通信的有效性和實(shí)時(shí)性要求，使用FPGA實(shí)現(xiàn)了一種低復(fù)雜度的最小均方誤差(MMSE)OFDM均衡器算法。在ISE軟件平臺上使用Verilog語言編寫程序，并在Xilinx公司Virtex-2實(shí)驗(yàn)板(XC2V930芯片)上對設(shè)計(jì)進(jìn)行了驗(yàn)證。
關(guān)鍵字： OFDM FPGA 移動均衡器

摘要：基于FPGA的應(yīng)用技術(shù)，采用Altera公司DE2-70開發(fā)板的CycloneⅡ系列EP2C70作為核心器件，設(shè)計(jì)了一種基于FPGA的新型可調(diào)信號發(fā)生器。通過QuartusⅡ軟件及Vetilog HDL編程語言設(shè)計(jì)LPM_ROM模塊定制數(shù)據(jù)ROM，并通過地
關(guān)鍵字： FPGA 信號發(fā)生器

隨著數(shù)字技術(shù)的飛速發(fā)展，各種數(shù)字顯示屏也隨即涌現(xiàn)出來有l(wèi)ed、LCD、DLP等，各種數(shù)字大屏幕的控制系統(tǒng)多種多樣，有用ARM+FPGA脫機(jī)控制系統(tǒng)，也有用PC+DVI接口解碼芯片+FPGA芯片聯(lián)機(jī)控制系統(tǒng)，在這里我們講述一種不僅
關(guān)鍵字：圖像顯示系統(tǒng) 系統(tǒng) 設(shè)計(jì) 大屏幕 LED FPGA 芯片控制

本文介紹了一種基于復(fù)雜可編程邏輯器件(CPLD)的壓電生物傳感器檢測電路.該檢測電路以高性能CPLD(MAX7128)為核心,實(shí)現(xiàn)了對壓電生物傳感器10MHz高頻信號的測量與采集,以及所采集的頻率數(shù)據(jù)動態(tài)、實(shí)時(shí)顯示以及頻率數(shù)據(jù)串行通信等功能.該電路體積小、集成度高,具有可靠性高、實(shí)時(shí)性高的特點(diǎn).此外該系統(tǒng)還可以通過RS-232串行接口與計(jì)算機(jī)連接進(jìn)行數(shù)據(jù)傳輸和數(shù)據(jù)存儲及分析.詳細(xì)闡明了系統(tǒng)整體結(jié)構(gòu)設(shè)計(jì)以及系統(tǒng)硬件部分的實(shí)現(xiàn),并給出了CPLD內(nèi)核仿真結(jié)果和數(shù)據(jù)采集軟件實(shí)測頻率曲線.
關(guān)鍵字：檢測電路設(shè)計(jì) 傳感器生物 CPLD 壓電基于功率模塊

電子設(shè)計(jì)自動化EDA(ElectronicDesignAutomation)是指以計(jì)算機(jī)為工作平臺，以EDA軟件為開發(fā)環(huán)境，以硬件描...
關(guān)鍵字： CPLD FPGA Flash RAM EDA VHDL

本文根據(jù)十接口千兆以太網(wǎng)線路接口卡設(shè)計(jì)的功能需求和性能需求，按照數(shù)據(jù)處理流程劃分功能模塊，以PM3388作...
關(guān)鍵字： FPGA PM3388 網(wǎng)絡(luò)接口 IPv6

摘要：在水下激光成像系統(tǒng)中，由于復(fù)雜的水下環(huán)境對激光傳輸?shù)挠绊戄^大，為了更加有效地實(shí)現(xiàn)距離選通功能，該同步控制電路的設(shè)計(jì)選用高性能的Altera Stratix III系列的FPGA。電路分為距離延遲和門延遲2個(gè)模塊，創(chuàng)新地
關(guān)鍵字：控制電路設(shè)計(jì) 同步距離激光成像 FPGA

基于NiosⅡ的SD卡驅(qū)動程序開發(fā),摘要：提出一種在FPGA NiosⅡ軟核處理器下SD卡驅(qū)動設(shè)計(jì)的方法。采用Altera公司的FPGA可編程邏輯器件，構(gòu)建了NiosⅡ軟核處理器平臺，并在此之上實(shí)現(xiàn)了SD卡的驅(qū)動設(shè)計(jì)。實(shí)驗(yàn)結(jié)果表明：設(shè)計(jì)提高了FPGA系統(tǒng)的設(shè)計(jì)靈活度，
關(guān)鍵字：程序開發(fā) 驅(qū)動 SD Nios 基于 FPGA ARM

　　全球可編程平臺領(lǐng)導(dǎo)廠商賽靈思公司(Xilinx, Inc. (NASDAQ:XLNX) )今天宣布推出其第四代部分可重配置設(shè)計(jì)流程，以及智能時(shí)鐘門控技術(shù)的多項(xiàng)全新強(qiáng)化方案，可針對Virtex™®-6 FPGA設(shè)計(jì)中BRAM(block-RAM)降低24%的動態(tài)功耗。設(shè)計(jì)人員即日起即可下載ISE12.2設(shè)計(jì)套件，利用其簡便易用、直觀的部分可重配置設(shè)計(jì)流程，進(jìn)一步降低功耗和整體系統(tǒng)成本。同時(shí)，最新推出的ISE版本還可提供一項(xiàng)低成本仿真方案，支持嵌入式設(shè)計(jì)流程。　　賽靈思 ISE
關(guān)鍵字： Xilinx FPGA ISE12.2