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cpld／fpga 文章 最新資訊

基于FPGA的自適應(yīng)鎖相環(huán)設(shè)計(jì)

  • 摘要：利用鎖相環(huán)進(jìn)行載波跟蹤是獲取本地載波的一種重要方法，針對鎖相環(huán)的噪聲性能和跟蹤速度不能同時(shí)達(dá)到最優(yōu)的限制，在鎖相環(huán)PLL中引入自適應(yīng)模塊，根據(jù)環(huán)路所處的環(huán)境自適應(yīng)對PLL環(huán)路參數(shù)做出調(diào)整。設(shè)計(jì)中利用仿
  • 關(guān)鍵字： FPGA  鎖相環(huán)    

直接數(shù)字頻率合成DDS原理及基于FPGA的實(shí)現(xiàn)

  • 直接數(shù)字頻率合成技術(shù)(DirectDigitalSynthesis，DDS)是一種從相位概念出發(fā)直接合成所需要的波形的新的...
  • 關(guān)鍵字： DDS  FPGA  數(shù)字通信系統(tǒng)  

基于FPGA的高速卷積的硬件設(shè)計(jì)實(shí)現(xiàn)

  • 基于FPGA的高速卷積的硬件設(shè)計(jì)實(shí)現(xiàn),　在數(shù)字信號(hào)處理領(lǐng)域，離散時(shí)間系統(tǒng)的輸出響應(yīng)，可以直接由輸入信號(hào)與系統(tǒng)單位沖激響應(yīng)的離散卷積得到。離散卷積在電子通信領(lǐng)域應(yīng)用廣泛，是工程應(yīng)用的基礎(chǔ)。如果直接在時(shí)域進(jìn)行卷積，卷積過程中所必須的大量乘法和
  • 關(guān)鍵字： 設(shè)計(jì)  實(shí)現(xiàn)  硬件  高速  FPGA  基于  

基于單片機(jī)和FPGA的位移測量裝置的設(shè)計(jì)

  • 摘要：基于電感式傳感器測量磁芯位移的原理，以單片機(jī)和FPGA為控制中心，由DDS產(chǎn)生的正弦信號(hào)經(jīng)差分放大，并經(jīng)過差動(dòng)變壓器的差分耦合，對兩路輸出信號(hào)放大整流后，采集數(shù)據(jù)，對所得的數(shù)據(jù)進(jìn)行處理，實(shí)現(xiàn)了磁芯位
  • 關(guān)鍵字： 傳感器  LCD  單片機(jī)  FPGA  

用CPLD實(shí)現(xiàn)嵌入式平臺(tái)上的實(shí)時(shí)圖像增強(qiáng)

  • 用CPLD實(shí)現(xiàn)嵌入式平臺(tái)上的實(shí)時(shí)圖像增強(qiáng), 提出了在嵌入式平臺(tái)上用CPLD實(shí)現(xiàn)實(shí)時(shí)圖像增強(qiáng)算法的解決方案,并加以實(shí)現(xiàn)#65377;重點(diǎn)討論了經(jīng)過改進(jìn)的圖像增強(qiáng)算法以及使用CPLD實(shí)現(xiàn)的具體方法,介紹了所采用的嵌入式平臺(tái)的總體結(jié)構(gòu)#65377;

    通常,在擁有DSP或
  • 關(guān)鍵字： DSP  CPLD  FPGA  

實(shí)時(shí)視頻數(shù)據(jù)采集的FPGA實(shí)現(xiàn)

  • 摘 要： 介紹一種在工礦監(jiān)視系統(tǒng)中采用FPGA實(shí)現(xiàn)視頻數(shù)據(jù)實(shí)時(shí)采集和顯示的設(shè)計(jì)方案。系統(tǒng)中采用FPGA和視頻解碼器實(shí)現(xiàn)了高速連續(xù)的視頻數(shù)據(jù)采集與處理。處理后的視頻信號(hào)通過VGA格式轉(zhuǎn)換，可以在現(xiàn)場VGA顯示器
  • 關(guān)鍵字： FPGA  實(shí)時(shí)視頻  數(shù)據(jù)采集    

一種多光譜可見光遙感圖像壓縮系統(tǒng)設(shè)計(jì)

  • 摘要：為了實(shí)現(xiàn)多光譜可見光遙感圖像高質(zhì)量壓縮的要求，提出以JPEG2000壓縮標(biāo)準(zhǔn)為理論，將FPGA與專用壓縮芯片...
  • 關(guān)鍵字： 遙感圖像  JPEG2000  ADV212  FPGA  

基于ADSP-TS201S的多DSP并行系統(tǒng)設(shè)計(jì)

  • 基于ADSP-TS201S的多DSP并行系統(tǒng)設(shè)計(jì),摘要：為滿足寬帶雷達(dá)信號(hào)處理對處理速度和實(shí)時(shí)性的要求，提出一種基于4片ADSP-TS201S的DSP并行系統(tǒng)設(shè)計(jì)。通過分析比較3種ADSP-TS2 01S的并行處理結(jié)構(gòu)，結(jié)合實(shí)際需求，采用外部總線共享與鏈路口混合耦合的多DSP并
  • 關(guān)鍵字： DSP  FPGA  

DDS原理及基于FPGA的實(shí)現(xiàn)

  • 本文主要介紹了DDS的原理及通過FPGA來實(shí)現(xiàn)。
  • 關(guān)鍵字： FPGA  DDS  原理    

基于CPLD的片內(nèi)環(huán)形振蕩器的設(shè)計(jì)方案

  • 本文介紹一種通用的基于CPLD的片內(nèi)振蕩器設(shè)計(jì)方法，它基于環(huán)形振蕩器原理，只占用片上普通邏輯資源(LE)，無需...
  • 關(guān)鍵字： CPLD  環(huán)形振蕩器  SoC  

基于FPGA的卷積碼的編/譯碼器設(shè)計(jì)

  • 卷積碼是Elias在1955年最早提出的，稍后，Wozencraft在1957年提出了一種有效譯碼方法，即序列譯碼。Massey在1...
  • 關(guān)鍵字： FPGA  卷積碼  維特比  軟件無線電  

多光譜可見光遙感圖像壓縮系統(tǒng)設(shè)計(jì)

  • 摘要：為了實(shí)現(xiàn)多光譜可見光遙感圖像高質(zhì)量壓縮的要求，提出以JPEG2000壓縮標(biāo)準(zhǔn)為理論，將FPGA與專用壓縮芯片ADV212相結(jié) 合的空間遙感圖像壓縮方法。該系統(tǒng)設(shè)計(jì)采用ADV212，通過小波變換及熵編碼實(shí)現(xiàn)對大數(shù)據(jù)量的空間
  • 關(guān)鍵字： RAM  FPGA  AD  

CPLD在基于PCI總線的功率模塊設(shè)計(jì)中的應(yīng)用

  • 　1 引言　　在機(jī)電一體化控制系統(tǒng)中，直流電機(jī)常用于控制系統(tǒng)的執(zhí)行器，是電機(jī)控制的重要部分，能按照處理器指令驅(qū)動(dòng)電機(jī)運(yùn)轉(zhuǎn)實(shí)現(xiàn)電機(jī)控制。目前直流電機(jī)PWM(pulse width modulation，脈寬調(diào)制)驅(qū)動(dòng)控制方式應(yīng)用最為
  • 關(guān)鍵字： CPLD  PCI  總線  功率模塊    

基于CPLD的模數(shù)轉(zhuǎn)換組合研究

  • 1引言　　

    A/D轉(zhuǎn)換組合是雷達(dá)目標(biāo)諸元數(shù)據(jù)轉(zhuǎn)換、傳輸?shù)暮诵牟考?，一旦出現(xiàn)故障，目標(biāo)信號(hào)將無法傳送到信息處理中心進(jìn)行處理，從而導(dǎo)致雷達(dá)主要功能失效。某設(shè)備的A/D轉(zhuǎn)換設(shè)備結(jié)構(gòu)復(fù)雜，可靠性差，可維修性差，故障
  • 關(guān)鍵字： CPLD  模數(shù)轉(zhuǎn)換  組合    
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