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cpld／fpga 文章 最新資訊

CPLD在信號濾波和抗干擾中的應(yīng)用

  • CPLD在信號濾波和抗干擾中的應(yīng)用,1 濾波和抗干擾概述單片機應(yīng)用系統(tǒng)的輸入信號常含有種種噪聲和干擾，它們來自被測信號源、傳感器、外界干擾源等。為了提高測量和控制精度，必須消除信號中的噪聲和干擾。噪聲有兩大類：一類為周期性的；另一類為不規(guī)
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YUV分離的兩種FPGA實現(xiàn)

  • 摘要：速度與面積的互換一直是基于FPGA設(shè)計中的一個不變的主題，在此介紹了兩種YUV分離的FPGA的實現(xiàn)方式：基于面積的實現(xiàn)和基于速度的實現(xiàn)。前者僅用一片雙口RAM串行，實現(xiàn)了YUV分離數(shù)據(jù)的輸出；后者利用流水線的思想
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混合信號FPGA實現(xiàn)真正單芯片SOC

  • 要實現(xiàn)能夠?qū)⑺兄匾δ芗稍趩我黄骷脑O(shè)計理由很簡單，因為這樣就能將材料成本、部件庫存及電路板面積減至最低。另外，相較于多芯片解決方案，單芯片方案的功耗也較低，同時也有助于提高對知識產(chǎn)權(quán)的保護。如果
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基于FPGA的數(shù)字積分法插補控制器設(shè)計與實現(xiàn)

  • 摘要：為了提高伺服電機的步進精度，簡化控制器結(jié)構(gòu)，采用FPGA器件并運用Verilog HDL語言設(shè)計出的插補控制器，不僅采用數(shù)字積分法實現(xiàn)直線插補控制和圓弧插補控制，提高了插補速度和插補精度，而且運用多軸聯(lián)動技術(shù)，
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FPGA+DSP結(jié)構(gòu)嵌入式系統(tǒng)的FPGA配置方法及其實現(xiàn)

  • 0 引言在信號處理領(lǐng)域中，基于FPGA+DSP的結(jié)構(gòu)設(shè)計已經(jīng)是系統(tǒng)發(fā)展的一個重要方向。隨著該系統(tǒng)設(shè)計的廣泛應(yīng)用，功能變得更加豐富，成本日趨低廉。而在某些小型化應(yīng)用的場合中，對系統(tǒng)體積的要求越來越高，因此如何在硬
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FPGA中SPI Flash存儲器的復(fù)用編程方法的實現(xiàn)

  • SPI(Serial Peripheral Interface，串行外圍設(shè)備接口)是一種高速、全雙工、同步的通信總線，在芯片的引腳上只占 ...
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用FPGA實現(xiàn)Nios II嵌入式系統(tǒng)配置技術(shù)

  • 用FPGA實現(xiàn)Nios II嵌入式系統(tǒng)配置技術(shù),現(xiàn)場可編程門陣列(FPGA，F(xiàn)ield Programmable Gate Array)是一種高密度可編程邏輯器件，其邏輯功能是通過把設(shè)計生成的數(shù)據(jù)文件配置進芯片內(nèi)部的靜態(tài)配置數(shù)據(jù)存儲器(SRAM )來實現(xiàn)的，具有可重復(fù)編程性，可以靈活實現(xiàn)各
  • 關(guān)鍵字： 系統(tǒng)  配置  技術(shù)  嵌入式  II  實現(xiàn)  Nios  FPGA  

交換位技術(shù)改進FPGA-PWM計數(shù)器性能

  • 　簡單改變FPGA計數(shù)器規(guī)格使作為DAC功能PWM計數(shù)器的紋波降低?！　‘斝枰恍┠M輸出和系統(tǒng)中有FPGA時，很可能選擇使用如圖1的PWM模塊和簡單低通濾波器。FPGA的輸出是固定頻率、計數(shù)器和數(shù)字比較器使占空比可變的典
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ARM、FPGA與可編程模擬電路設(shè)計的單芯片技術(shù)綜合應(yīng)用

  • ARM、FPGA與可編程模擬電路設(shè)計的單芯片技術(shù)綜合應(yīng)用,如果世上真的有典型或者通用的嵌入式系統(tǒng)應(yīng)用，主流半導(dǎo)體公司的產(chǎn)品目錄一定會薄很多?，F(xiàn)在設(shè)計人員不僅要從多種處理器架構(gòu)中進行選擇(大多數(shù)嵌入式系統(tǒng)設(shè)計都以處理器內(nèi)核為中心)，而且外設(shè)、通信端口和模擬功能組
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基于CPLD的可編程高精度CCD信號發(fā)生器設(shè)計

  • 基于CPLD的可編程高精度CCD信號發(fā)生器設(shè)計,本文設(shè)計了一種基于CPLD的可編程高精度CCD信號發(fā)生器。充分利用CPLD的可編程性．模擬出滿足系統(tǒng)要求的CD信號，輸出信號頻率達到1IMHZ。1 引言

    CCD (Charge Coupled Devices)電荷藕合器件是20世紀70年代初發(fā)展起來
  • 關(guān)鍵字： 信號發(fā)生器  設(shè)計  CCD  高精度  CPLD  可編程  基于  

基于DSP和CPLD增強數(shù)據(jù)采集的可擴展性

  • 電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
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Altera全新Qsys工具加速FPGA產(chǎn)品上市步伐

  • 　　在FPGA設(shè)計領(lǐng)域目前存在著三大主要難題：設(shè)計規(guī)模擴大、設(shè)計重用、設(shè)計驗證時間太長。這三大難題嚴重影響著FPGA設(shè)計的效能，將減緩產(chǎn)品由研發(fā)到上市的時間，是亟需解決的重點問題。 　　2012年3月30日，“Altera亞太區(qū)采用Qsys實現(xiàn)系統(tǒng)集成研討會•北京站”在清華大學舉行，該活動重點介紹了Altera新的系統(tǒng)集成工具Qsys，及其如何通過Qsys提高設(shè)計效能。 　　簡化設(shè)計過程 　　隨著半導(dǎo)體技術(shù)的不斷發(fā)展，由于半導(dǎo)體工藝的不斷提升，器件的集成度也隨之提升
  • 關(guān)鍵字： Altera  FPGA  Qsys  

基于DSP和CPLD的低壓斷路器智能控制器

  • 電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
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基于FPGA實現(xiàn)多天線多載波的數(shù)字上下變頻

  • 電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
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Altera發(fā)售目前市場上功耗最低成本最低的28nm FPGA

  • 　　Altera公司(NASDAQ: ALTR)今天宣布，開始發(fā)售其28-nm Cyclone? V FPGA。Cyclone V器件是目前市場上功耗最低、成本最低的28-nm FPGA。該系列通過集成，前所未有的同時實現(xiàn)了高性能、低系統(tǒng)成本和低功耗，非常適合工業(yè)、無線、固網(wǎng)、軍事和汽車等市場應(yīng)用。Cyclone V系列完成了Altera的28-nm定制系列產(chǎn)品的全系列發(fā)售，提供多種器件以滿足用戶的各類設(shè)計需求——從最大帶寬到最低功耗。 　　Cyclone V系列采用了T
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