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2.5D/3D 芯片技術(shù)將推動(dòng)半導(dǎo)體封裝技術(shù)的進(jìn)步

來(lái)自日本東京科學(xué)研究所（Science Tokyo）的一組研究人員 conceptualised 一種創(chuàng)新的 2.5D/3D 芯片集成方法，稱為 BBCube。傳統(tǒng)的系統(tǒng)級(jí)封裝（SiP）方法，其中半導(dǎo)體芯片使用焊點(diǎn)排列在二維平面（2D）上，存在尺寸相關(guān)的限制，需要開(kāi)發(fā)新的芯片集成技術(shù)。為了高性能計(jì)算，研究人員通過(guò)采用 3D 堆疊計(jì)算架構(gòu)開(kāi)發(fā)了一種新型電源技術(shù)，該架構(gòu)由直接堆疊的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器上放置的處理單元組成，這是 3D 芯片封裝的重大進(jìn)步。為了實(shí)現(xiàn) BBCube，研究人員開(kāi)發(fā)了涉及精確和高速鍵合技
關(guān)鍵字： 2.5D/3D封裝工藝制程

2.5D/3D 芯片技術(shù)推動(dòng)半導(dǎo)體封裝發(fā)展

來(lái)自日本東京科學(xué)研究所（Science Tokyo）的一組研究人員構(gòu)思了一種名為 BBCube 的創(chuàng)新 2.5D/3D 芯片集成方法。傳統(tǒng)的系統(tǒng)級(jí)封裝（SiP）方法，即使用焊料凸塊將半導(dǎo)體芯片排列在二維平面（2D）中，具有與尺寸相關(guān)的限制，因此需要開(kāi)發(fā)新型芯片集成技術(shù)。對(duì)于高性能計(jì)算，研究人員通過(guò)采用 3D 堆棧計(jì)算架構(gòu)開(kāi)發(fā)了一種新穎的電源技術(shù)，該架構(gòu)由直接放置在動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器堆棧上方的處理單元組成，標(biāo)志著 3D 芯片封裝的重大進(jìn)步。為了實(shí)現(xiàn) BBCube，研究人員開(kāi)發(fā)了涉及精確和高速粘合
關(guān)鍵字： 2.5D/3D 芯片技術(shù) 半導(dǎo)體封裝

Neo Semiconductor將IGZO添加到3D DRAM設(shè)計(jì)中

存儲(chǔ)設(shè)備研發(fā)公司Neo Semiconductor Inc.（加利福尼亞州圣何塞）推出了其3D-X-DRAM技術(shù)的銦-鎵-鋅-氧化物（IGZO）變體。3D-X-DRAM 于 2023 年首次發(fā)布。Neo 表示，它已經(jīng)開(kāi)發(fā)了一個(gè)晶體管、一個(gè)電容器（1T1C）和三個(gè)晶體管、零電容器（3T0C） X-DRAM 單元，這些單元是可堆疊的。該公司表示，TCAD 仿真預(yù)測(cè)該技術(shù)能夠?qū)崿F(xiàn) 10ns 的讀/寫速度和超過(guò) 450 秒的保持時(shí)間，芯片容量高達(dá) 512Gbit。這些設(shè)計(jì)的測(cè)試芯片預(yù)計(jì)將于 2026 年推出
關(guān)鍵字： Neo Semiconductor IGZO 3D DRAM

博通推出行業(yè)首個(gè) 3.5D F2F 封裝平臺(tái)，富士通 MONAKA 處理器采用

12 月 6 日消息，博通當(dāng)?shù)貢r(shí)間昨日宣布推出行業(yè)首個(gè) 3.5D F2F 封裝技術(shù) 3.5D XDSiP 平臺(tái)。3.5D XDSiP 可在單一封裝中集成超過(guò) 6000mm2 的硅芯片和多達(dá) 12 個(gè) HBM 內(nèi)存堆棧，可滿足大型 AI 芯片對(duì)高性能低功耗的需求。具體來(lái)看，博通的 3.5D XDSiP 在 2.5D 封裝之外還實(shí)現(xiàn)了上下兩層芯片頂部金屬層的直接連接（即 3D 混合銅鍵合），同時(shí)具有最小的電氣干擾和卓越的機(jī)械強(qiáng)度。這一“面對(duì)面”的連接方式相比傳統(tǒng)“面對(duì)背”式芯片垂直堆疊擁有 7 倍的信
關(guān)鍵字：博通 3.5D F2F 封裝平臺(tái) 富士通 MONAKA 處理器

2.5D和3D封裝技術(shù)還沒(méi)“打完架”，3.5D又來(lái)了？

隨著半導(dǎo)體行業(yè)的快速發(fā)展，先進(jìn)封裝技術(shù)成為了提升芯片性能和功能密度的關(guān)鍵。近年來(lái)，作為2.5D和3D封裝技術(shù)之間的一種結(jié)合方案，3.5D封裝技術(shù)逐漸走向前臺(tái)。什么是3.5D封裝技術(shù)3.5D封裝技術(shù)最簡(jiǎn)單的理解就是3D+2.5D，通過(guò)將邏輯芯片堆疊并將它們分別粘合到其他組件共享的基板上，創(chuàng)造了一種新的架構(gòu)。能夠縮短信號(hào)傳輸?shù)木嚯x，大幅提升處理速度，這對(duì)于人工智能和大數(shù)據(jù)應(yīng)用尤為重要。不過(guò)，既然有了全新的名稱，必然要帶有新的技術(shù)加持 —— 混合鍵和技術(shù)（Hybrid Bonding）。混合鍵合技術(shù)的應(yīng)用為3.
關(guān)鍵字：封裝技術(shù) TSV 中介層 3.5D

HiPace 10 Neo: 小型高性能渦輪分子泵，應(yīng)用于集成到便攜式設(shè)備中

●? ?占用空間小，性能強(qiáng)勁●? ?緊湊便攜●? ?激光動(dòng)平衡技術(shù)小型高性能復(fù)合軸承渦輪分子泵HiPace 10 Neo普發(fā)真空的新型HiPace 10 Neo渦輪分子泵是一款緊湊型真空泵。它便于集成在便攜式設(shè)備中，尤其是分析儀器行業(yè)。得益于普發(fā)真空的激光動(dòng)平衡技術(shù)HiPace10 Neo 是該系列歷史上具有最小的噪音排放和極低的振動(dòng)頻率的一款產(chǎn)品。普發(fā)真空產(chǎn)品經(jīng)理亞歷山大·克魯特(Alexander Kreuter)表示：“作為真空技術(shù)的領(lǐng)先供
關(guān)鍵字： Neo 渦輪分子泵普發(fā)真空

炬芯科技的智能手表SoC采用了芯原的2.5D GPU IP

芯原股份近日宣布低功耗?AIoT?芯片設(shè)計(jì)廠商炬芯科技股份有限公司（炬芯科技，?股票代碼：688049.SH）在其高集成度的雙模藍(lán)牙智能手表SoC? ATS3085S和ATS3089系列中采用了芯原低功耗且功能豐富的2.5D圖形處理器（GPU）IP。?炬芯科技的智能手表SoC ATS3085S和ATS3089系列擁有卓越的圖形顯示性能，采用2D+2.5D雙GPU硬件加速配置，支持JPEG硬件解碼，具有高幀率、低功耗等特點(diǎn)。該系列SoC以其高集成度，可實(shí)現(xiàn)單
關(guān)鍵字：炬芯智能手表芯原 2.5D GPU IP

三星獲得英偉達(dá)2.5D封裝訂單，將采用I-Cube封裝技術(shù)

目前英偉達(dá)的H100等數(shù)據(jù)中心GPU都是由臺(tái)積電（TSMC）負(fù)責(zé)制造及封裝，SK海力士則供應(yīng)HBM3芯片。不過(guò)人工智能（AI）的火熱程度顯然超出了大家的預(yù)期，導(dǎo)致臺(tái)積電的先進(jìn)封裝產(chǎn)能吃緊。雖然臺(tái)積電不斷擴(kuò)大2.5D封裝產(chǎn)能，以滿足英偉達(dá)不斷增長(zhǎng)的需求，但是英偉達(dá)在過(guò)去數(shù)個(gè)月里，與多個(gè)供應(yīng)商就2.5D封裝產(chǎn)能和價(jià)格進(jìn)行談判，希望能夠分擔(dān)部分工作量。據(jù)The Elec報(bào)道，三星已經(jīng)獲得了英偉達(dá)的2.5D封裝訂單。其高級(jí)封裝（AVP）團(tuán)隊(duì)將向英偉達(dá)提供中間層，以及I-Cube封裝。I-Cube屬于三星自己開(kāi)發(fā)的
關(guān)鍵字：三星英偉達(dá) 封裝 2.5D

消息稱三星獲英偉達(dá) AI 芯片 2.5D 封裝訂單

月 8 日消息，據(jù)韓國(guó)電子行業(yè)媒體 TheElec 報(bào)道，三星電子成功拿下了英偉達(dá)的 2.5D 封裝訂單。消息人士透露，三星的先進(jìn)封裝 (AVP) 團(tuán)隊(duì)將為英偉達(dá)提供 Interposer（中間層）和 I-Cube，這是其自主研發(fā)的 2.5D 封裝技術(shù)，高帶寬內(nèi)存 (HBM) 和 GPU 晶圓的生產(chǎn)將由其他公司負(fù)責(zé)。據(jù)IT之家了解，2.5D 封裝技術(shù)可以將多個(gè)芯片，例如 CPU、GPU、I / O 接口、HBM 等，水平放置于中間層上。臺(tái)積電將這種封裝技術(shù)稱為 CoWoS，而三星則稱之為
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Cadence推出面向硅設(shè)計(jì)的全新Neo NPU IP和NeuroWeave SDK,加速設(shè)備端和邊緣AI性能及效率

●? ?Neo NPU可有效地處理來(lái)自任何主處理器的負(fù)載，單核可從 8 GOPS 擴(kuò)展到 80 TOPS，多核可擴(kuò)展到數(shù)百 TOPS●? ?AI IP可提供業(yè)界領(lǐng)先的 AI 性能和能效比，實(shí)現(xiàn)最佳 PPA 結(jié)果和性價(jià)比●? ?面向廣泛的設(shè)備端和邊緣應(yīng)用，包括智能傳感器、物聯(lián)網(wǎng)、音頻/視覺(jué)、耳戴/可穿戴設(shè)備、移動(dòng)視覺(jué)/語(yǔ)音 AI、AR/VR 和 ADAS●? ?全面、通用的 NeuroWeave SDK 可通過(guò)廣泛的 Caden
關(guān)鍵字： Cadence Neo NPU IP NeuroWeave SDK

DRAM迎來(lái)3D時(shí)代？

3D DRAM 領(lǐng)域的技術(shù)競(jìng)爭(zhēng)升溫。
關(guān)鍵字： 3D DRAM 存儲(chǔ)芯片 NEO 3D X-DRAM

西門子推軟件解決方案加快簡(jiǎn)化2.5D/3D IC可測(cè)試性設(shè)計(jì)

西門子數(shù)字化工業(yè)軟件近日推出Tessent Multi-die軟件解決方案，旨在幫助客戶加快和簡(jiǎn)化基于2.5D和3D架構(gòu)的新一代集成電路（IC）關(guān)鍵可測(cè)試性設(shè)計(jì)（DFT）。隨著市場(chǎng)對(duì)于更小巧、更節(jié)能和更高效能的IC需求日益提升，IC設(shè)計(jì)界也面臨著嚴(yán)苛挑戰(zhàn)。下一代組件正傾向于采用復(fù)雜的2.5D和3D架構(gòu)，以垂直（3D IC）或并排（2.5D）方式連接多個(gè)晶粒，使其能夠作為單一組件運(yùn)作。但是，這種做法為芯片測(cè)試帶來(lái)巨大的挑戰(zhàn)，因?yàn)榇蟛糠謧鹘y(tǒng)的測(cè)試方法都是基于常規(guī)的2D流程。為了解決這些挑戰(zhàn)，西門子推出Tess
關(guān)鍵字：西門子 2.5D 3D 可測(cè)試性設(shè)計(jì)

Pico Neo 3系列VR新品發(fā)布售價(jià)2499元起

5月10日，VR品牌商Pico在京舉辦新一代6DoF VR一體機(jī)Pico Neo 3系列新品發(fā)布會(huì)。
關(guān)鍵字： Pico VR Pico Neo 3

微軟公布Windows 10X核心功能：極速更新、支持32位應(yīng)用等

作為微軟擁抱未來(lái)發(fā)展的一個(gè)新系統(tǒng)，Windows 10X被寄予很多希望，而首款搭載該系統(tǒng)的Surface Neo設(shè)備有望在今年年底前上市發(fā)售。
關(guān)鍵字： Windows操作系統(tǒng) 32位應(yīng)用 Surface Neo

燧原科技推出搭載基于格芯12LP平臺(tái)的“邃思”芯片的人工智能訓(xùn)練解決方案云燧T10

在燧原科技（燧原）發(fā)布云燧T10之際，燧原與格芯（GLOBALFOUNDRIES）近日共同宣布推出針對(duì)數(shù)據(jù)中心培訓(xùn)的高性能深度學(xué)習(xí)加速卡解決方案，其核心“邃思”（DTU）基于格芯12LP?FinFET平臺(tái)及2.5D 封裝技術(shù)，為云端人工智能訓(xùn)練平臺(tái)提供高算力、高能效比的數(shù)據(jù)處理。燧原的“邃思”（DTU）利用格芯12LP ?FinFET平臺(tái)擁有141億個(gè)晶體管，采用先進(jìn)的2.5D封裝技術(shù)，支持PCIe 4.0接口和燧原 Smart Link高速互聯(lián)。支持CNN/RNN等各種網(wǎng)絡(luò)模型和豐富的數(shù)據(jù)類型
關(guān)鍵字： FinFET 2.5D

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