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EEPW首頁(yè) >> 主題列表 >> 賽靈思 以太網(wǎng) 有線網(wǎng)絡(luò) 智能

賽靈思 以太網(wǎng) 有線網(wǎng)絡(luò) 智能 文章 最新資訊

新的縮放模式：以太網(wǎng)端口擴(kuò)展器

  • 新的縮放模式：以太網(wǎng)端口擴(kuò)展器-在過去的三十年中，以太網(wǎng)已經(jīng)發(fā)展成為所有行業(yè)的統(tǒng)一通信基礎(chǔ)架構(gòu)。每天都有超過三百萬(wàn)的以太網(wǎng)端口在部署，覆蓋從FE到100GbE的所有速度。企業(yè)和運(yùn)營(yíng)商在部署時(shí)通常會(huì)使用盒式的交換設(shè)備和堆疊和高密度機(jī)箱式交換機(jī)的組合，來(lái)應(yīng)對(duì)以太網(wǎng)的不斷演進(jìn)。然而，在過去的幾年中，以太網(wǎng)發(fā)展態(tài)勢(shì)正在持續(xù)改變。
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車用以太網(wǎng)或?qū)⒊蓪?shí)現(xiàn)ADAS及自動(dòng)駕駛關(guān)鍵

  • 車用以太網(wǎng)或?qū)⒊蓪?shí)現(xiàn)ADAS及自動(dòng)駕駛關(guān)鍵-如新一代AVB傳輸協(xié)議等新興TSN標(biāo)準(zhǔn)所提供的特性，能夠完全滿足ISO 26262要求，并將汽車以太網(wǎng)絡(luò)的部署擴(kuò)展至安全關(guān)鍵系統(tǒng)。TSN標(biāo)準(zhǔn)旨在提升以太網(wǎng)絡(luò)的穩(wěn)健性、可靠度、備援性以及故障偵測(cè)能力，以利以太網(wǎng)絡(luò)在實(shí)時(shí)控制與安全關(guān)鍵應(yīng)用程序方面的利用。
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FPGA的系統(tǒng)設(shè)計(jì)實(shí)現(xiàn)方案

  • FPGA的系統(tǒng)設(shè)計(jì)實(shí)現(xiàn)方案-人群的監(jiān)控與監(jiān)測(cè)已經(jīng)成為當(dāng)前的一個(gè)重要領(lǐng)域。政府和安全部門都已經(jīng)開始尋求在公共場(chǎng)所智能監(jiān)測(cè)人群的更先進(jìn)的方式，從而避免在來(lái)不及采取行動(dòng)之前檢測(cè)到任何異?；顒?dòng)。
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如何用單個(gè)賽靈思FPGA數(shù)字化數(shù)百個(gè)信號(hào)

  • 如何用單個(gè)賽靈思FPGA數(shù)字化數(shù)百個(gè)信號(hào)-　　在新型賽靈思 FPGA 上使用低電壓差分信號(hào)（LVDS），只需一個(gè)電阻和一個(gè)電容就能夠數(shù)字化輸入信號(hào)。由于目前這一代賽靈思器件上提供有數(shù)百個(gè) LVDS 輸入，理論上使用單個(gè) FPGA 就能夠數(shù)字化數(shù)百個(gè)模擬信號(hào)。
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如何擴(kuò)展 FPGA 的工作溫度范圍

  • 如何擴(kuò)展 FPGA 的工作溫度范圍-　　任何電子器件的使用壽命均取決于其工作溫度。在較高溫度下器件會(huì)加快老化，使用壽命會(huì)縮短。但某些應(yīng)用要求電子產(chǎn)品工作在器件最大額定工作結(jié)溫下。以石油天然氣產(chǎn)業(yè)為例來(lái)說(shuō)明這個(gè)問題以及解決方案。
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FPGA實(shí)戰(zhàn)開發(fā)技巧（3）

  • FPGA實(shí)戰(zhàn)開發(fā)技巧（3）-所謂綜合，就是將HDL語(yǔ)言、原理圖等設(shè)計(jì)輸入翻譯成由與、或、非門和RAM、觸發(fā)器等基本邏輯單元的邏輯連接( 網(wǎng)表)，并根據(jù)目標(biāo)和要求( 約束條件) 優(yōu)化所生成的邏輯連接，生成EDF 文件。XST 內(nèi)嵌在ISE 3 以后的版本中，并且在不斷完善。
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解密業(yè)界首款16nm產(chǎn)品核心技術(shù)

  • 解密業(yè)界首款16nm產(chǎn)品核心技術(shù)-以賽靈思 20nm UltraScale 系列的成功為基礎(chǔ)，賽靈思現(xiàn)又推出了全新的 16nm UltraScale+ 系列 FPGA、3D IC 和 MPSoC，憑借新型存儲(chǔ)器、3D-on-3D 和多處理SoC（MPSoC）技術(shù)，再次領(lǐng)先一代提供了遙遙領(lǐng)先的價(jià)值優(yōu)勢(shì)。
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FPGA實(shí)戰(zhàn)開發(fā)技巧（13）

  • FPGA實(shí)戰(zhàn)開發(fā)技巧（13）-基于IP的設(shè)計(jì)已成為目前FPGA設(shè)計(jì)的主流方法之一，本章首先給出IP的定義，然后以FFT IP核為例，介紹賽靈思IP核的應(yīng)用。
  • 關(guān)鍵字： FPGA  賽靈思  IP核  

FPGA實(shí)戰(zhàn)開發(fā)技巧（11）

  • FPGA實(shí)戰(zhàn)開發(fā)技巧（11）-在串行模式下，需要微處理器或微控制器等外部主機(jī)通過同步串行接口將配置數(shù)據(jù)串行寫入FPGA芯片，其模式選擇信號(hào)M[2:0]=3’b111
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組合運(yùn)用多種智能I/O規(guī)劃工具能使引腳分配過程變輕松

  • 組合運(yùn)用多種智能I/O規(guī)劃工具能使引腳分配過程變輕松-對(duì)于需要在PCB板上使用大規(guī)模FPGA器件的設(shè)計(jì)人員來(lái)說(shuō)，I/O引腳分配是必須面對(duì)的眾多挑戰(zhàn)之一。
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如何在EDK中使用自己的 IP核？

  • 如何在EDK中使用自己的 IP核？-如何在EDK中使用自己的 IP核呢？ 這是很多人夢(mèng)寐以求的事情。然而在EDK以及ISE的各種文檔中對(duì)此卻遮遮掩掩，欲語(yǔ)還休。
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FPGA開發(fā)要掌握的六大基礎(chǔ)知識(shí)（3）

  • FPGA開發(fā)要掌握的六大基礎(chǔ)知識(shí)（3）-Xilinx FPGA開發(fā)軟件為ISE.現(xiàn)在其版本更新比較快，大家現(xiàn)在常用的版本都在ISE12.1了。
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system generator入門筆記

  • system generator入門筆記-System Generator是Xilinx公司進(jìn)行數(shù)字信號(hào)處理開發(fā)的一種設(shè)計(jì)工具，它通過將Xilinx開發(fā)的一些模塊嵌入到Simulink的庫(kù)中，可以在Simulink中進(jìn)行定點(diǎn)仿真，可是設(shè)置定點(diǎn)信號(hào)的類型，這樣就可以比較定點(diǎn)仿真與浮點(diǎn)仿真的區(qū)別。并且可以生成HDL文件，或者網(wǎng)表，可以再ISE中進(jìn)行調(diào)用。
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在FPGA開發(fā)中盡量避免全局復(fù)位的使用？（1）

  • 在FPGA開發(fā)中盡量避免全局復(fù)位的使用？（1）-最近幾天讀了Xilinx網(wǎng)站上一個(gè)很有意思的白皮書（white paper，wp272.pdf），名字叫《Get Smart About Reset:Think Local, Not Global》，在此分享一下心得，包括以前設(shè)計(jì)中很少注意到的一些細(xì)節(jié)。
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FPGA全局時(shí)鐘和第二全局時(shí)鐘資源的使用方法

  • FPGA全局時(shí)鐘和第二全局時(shí)鐘資源的使用方法-目前,大型設(shè)計(jì)一般推薦使用同步時(shí)序電路。同步時(shí)序電路基于時(shí)鐘觸發(fā)沿設(shè)計(jì),對(duì)時(shí)鐘的周期、占空比、延時(shí)和抖動(dòng)提出了更高的要求。為了滿足同步時(shí)序設(shè)計(jì)的要求,一般在FPGA設(shè)計(jì)中采用全局時(shí)鐘資源驅(qū)動(dòng)設(shè)計(jì)的主時(shí)鐘,以達(dá)到最低的時(shí)鐘抖動(dòng)和延遲。
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賽靈思 以太網(wǎng) 有線網(wǎng)絡(luò) 智能介紹

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