嵌入式邏輯分析儀在FPGA時(shí)序匹配設(shè)計(jì)中的應(yīng)用(07-100)

　　根據(jù)理論計(jì)算，一個(gè)D觸發(fā)器會(huì)帶來(lái)一個(gè)clk156的時(shí)鐘的延時(shí)，那么要延時(shí)9個(gè)clk38的時(shí)鐘必須使用36個(gè)D觸發(fā)器。實(shí)際上，D觸發(fā)器固定的建立時(shí)間、保持時(shí)間，也會(huì)帶來(lái)系統(tǒng)延時(shí)。根據(jù)Signal Tap II采集的波形對(duì)D觸發(fā)器的個(gè)數(shù)進(jìn)行適當(dāng)?shù)膭h減，達(dá)到了精確的9個(gè)clk38時(shí)鐘的延時(shí)，最后的時(shí)序匹配模塊由34個(gè)D觸發(fā)器構(gòu)成。

　　圖6為時(shí)序匹配模塊的內(nèi)部框圖。D觸發(fā)器D端口接flag，clk端口接clk156，第30個(gè)和第34個(gè)D觸發(fā)器Q端口分別連接Flag_delay8和flag_delay9。該時(shí)序匹配模塊采用四倍于clk38的clk156作為驅(qū)動(dòng)時(shí)鐘，以確保延時(shí)信號(hào)的相位延時(shí)足夠精確。

　　圖7為Signal Tap II采集時(shí)序匹配模塊的波形輸出。其采樣時(shí)鐘為38MHz，采樣深度為4K bit。rgb_regroup_output[23..0]為位面分離后紅色輸出的數(shù)據(jù)?？梢钥闯?，輸出數(shù)據(jù)在flag_delay9的上升沿開(kāi)始由FFh(高阻)變成有效數(shù)據(jù)00h，達(dá)到了數(shù)據(jù)和控制信號(hào)的完全同步。

　　性能分析

把該時(shí)序匹配模塊加入工程，重新綜合布局布線，下載到全彩LED大屏同步顯示控制系統(tǒng)的接收板上，Quartus II編譯報(bào)告中除了占用部分內(nèi)部存儲(chǔ)器資源和LE資源，其它的(如I/O引腳的利用率)都沒(méi)有變化。觀察LED大屏顯示效果，圖像清晰穩(wěn)定，證明了該時(shí)序匹配模塊的可行性。

該時(shí)序匹配模塊僅為L(zhǎng)ED同步顯示控制系統(tǒng)中一個(gè)最簡(jiǎn)單的模塊，用于示例說(shuō)明嵌入式邏輯分析儀Signal Tap II在FPGA時(shí)序匹配設(shè)計(jì)中的應(yīng)用方法。應(yīng)用Signal Tap II還能解決各種各樣的問(wèn)題，如外部存儲(chǔ)器的雙向數(shù)據(jù)口的實(shí)時(shí)波形檢測(cè)、驅(qū)動(dòng)模塊的并串轉(zhuǎn)換波形等。使用Signal Tap II有如下優(yōu)點(diǎn)：

　　·不占用額外的I/O引腳。利用Signal Tap II成功的采集了FPGA內(nèi)部信號(hào)的波形，如flag,flag_delay8,flag_delay9等都為FPGA內(nèi)部寄存器信號(hào)。

　　·Signal Tap II為硬件板級(jí)調(diào)試工具，它采集的波形是工程下載后的實(shí)時(shí)波形，方便設(shè)計(jì)者查找引起設(shè)計(jì)缺陷的原因。

　　·節(jié)約成本。Signal Tap II集成在Quartus II軟件中，無(wú)需另外付費(fèi)。