在Matlab中實(shí)現(xiàn)數(shù)字通信FPGA硬件設(shè)計(jì)

　　2 使用System Generator for DSP實(shí)現(xiàn)系統(tǒng)級(jí)建模

　　傳統(tǒng)的DSP系統(tǒng)開發(fā)人員在設(shè)計(jì)一個(gè)DSP系統(tǒng)時(shí),一般先研究算法,再使用Matlab或C語(yǔ)言驗(yàn)證算法,最后由硬件工程師在FPGA或DSP上實(shí)現(xiàn)并驗(yàn)證.典型的DSP系統(tǒng)設(shè)計(jì)流程如下:

　　(1) 用數(shù)學(xué)語(yǔ)言描述算法.

　　(2) 設(shè)計(jì)環(huán)境中使用雙精度數(shù)實(shí)現(xiàn)算法.

　　(3) 將雙精度運(yùn)算變?yōu)槎c(diǎn)運(yùn)算.

　　(4) 將設(shè)計(jì)轉(zhuǎn)換為有效的硬件實(shí)現(xiàn).

　　使用System Generator for DSP可以簡(jiǎn)化這一過(guò)程.設(shè)計(jì)人員先在Matlab中對(duì)系統(tǒng)進(jìn)行建模和算法驗(yàn)證,經(jīng)過(guò)仿真后便可以直接將系統(tǒng)映射為基于FPGA的底層硬件實(shí)現(xiàn)方案.可用Simulink提供的圖形化環(huán)境對(duì)系統(tǒng)進(jìn)行建模.System Generator for DSP包括被稱為Xilinx blockset的Simulink庫(kù)和模型到硬件實(shí)現(xiàn)的轉(zhuǎn)換軟件,可以將Simulink中定義的系統(tǒng)參數(shù)映射為硬件實(shí)現(xiàn)中的實(shí)體、結(jié)構(gòu)、端口、信號(hào)和屬性.另外,System Generator可自動(dòng)生成FPGA綜合、仿真和實(shí)現(xiàn)工具所需的命令文件,因此用戶可以在圖形化環(huán)境中完成系統(tǒng)模型的硬件開發(fā).圖1為使用System Generator for DSP設(shè)計(jì)系統(tǒng)的流程圖.

　　在Matlab中,我們可以通過(guò)Simulink的庫(kù)瀏覽器使用Xilinx blockset庫(kù)中的模塊,Xilinx blockset庫(kù)中的模塊可以與Simulink其它庫(kù)中的模塊自由組合.Xilinx blockset庫(kù)中最重要的模塊是System Gen-erator,利用該模塊可完成系統(tǒng)級(jí)設(shè)計(jì)到基于FPGA的底層硬件設(shè)計(jì)的轉(zhuǎn)換工作.可以在System Generator模塊的屬性對(duì)話框中選擇目標(biāo)FPGA器件、目標(biāo)系統(tǒng)時(shí)鐘周期等選項(xiàng).System Generator將Xilinx blockset中的模塊映射為IP庫(kù)中的模塊,接著從系統(tǒng)參數(shù)(例如采樣周期)推斷出控制信號(hào)和電路,再將Simulink的分層設(shè)計(jì)轉(zhuǎn)換為VHDL的分層網(wǎng)表,之后,System Generator即可調(diào)用Xilinx CORE Generator和VHDL模擬、綜合、實(shí)現(xiàn)工具來(lái)完成硬件設(shè)計(jì).

　　由于一般的FPGA綜合工具不支持浮點(diǎn)數(shù),因此System Generator模塊使用的數(shù)據(jù)類型為任意精度的定點(diǎn)數(shù),這樣可以實(shí)現(xiàn)準(zhǔn)確的硬件模擬.由于Simulink中的信號(hào)類型是雙精度浮點(diǎn)數(shù),因此在Xil-inx模塊和非Xilinx模塊之間必須插入Gateway In block和Gateway Out block模塊.通常Simulink中的連續(xù)時(shí)間信號(hào)在Gateway In block模塊中進(jìn)行采樣,同時(shí)該模塊也可將雙精度浮點(diǎn)信號(hào)轉(zhuǎn)換為定點(diǎn)信號(hào),而Gateway Out block模塊則可將定點(diǎn)信號(hào)轉(zhuǎn)換為雙精度浮點(diǎn)信號(hào).大部分Xilinx模塊能夠根據(jù)輸入信號(hào)類型推斷輸出信號(hào)的類型.如果模塊的精度參數(shù)定義為全精度,則模塊將自動(dòng)選擇輸出信號(hào)類型以保證不損失輸入信號(hào)精度,并自動(dòng)進(jìn)行符號(hào)位擴(kuò)展和補(bǔ)零操作.用戶也可以自定義輸出信號(hào)類型來(lái)進(jìn)行精度控制.

　　3 使用中需注意的問(wèn)題

　　在FPGA系統(tǒng)設(shè)計(jì)中,時(shí)鐘的設(shè)計(jì)十分重要.因此必須正確理解System Generator中的時(shí)鐘和FPGA硬件時(shí)鐘之間的關(guān)系.Simulink中沒(méi)有明確的時(shí)鐘源信號(hào),模塊在系統(tǒng)參數(shù)中定義的采樣周期點(diǎn)進(jìn)行采樣.硬件設(shè)計(jì)中的外部時(shí)鐘源對(duì)時(shí)序邏輯電路十分重要.在System Generator模塊中,通過(guò)定義Simulink System Period和FPGA System Clock Period參數(shù)可以建立Simulink采樣周期和硬件時(shí)鐘間的關(guān)系,也可通過(guò)設(shè)置這些參數(shù)來(lái)改變Simulink中模擬時(shí)間和實(shí)際硬件系統(tǒng)中時(shí)間的比例關(guān)系.Simulink的系統(tǒng)周期一般是各模塊采樣周期的最大公約數(shù).FPGA的硬件時(shí)鐘是單位為ns的硬件時(shí)鐘周期.例如,若Simulink中有兩個(gè)模塊,采樣周期分別為2s和3s,而FPGA系統(tǒng)時(shí)鐘周期為10ns,則Simulink系統(tǒng)周期應(yīng)該為兩個(gè)模塊采樣周期的最大公約數(shù)即為1s.這意味著Simulink中的1s對(duì)應(yīng)實(shí)際硬件系統(tǒng)的10ns.在生成硬件系統(tǒng)前,System Generator將自動(dòng)檢查用戶定義的Simulink系統(tǒng)周期參數(shù)是否與系統(tǒng)中模塊的采樣周期相沖突,如果沖突,則提示用修改Simulink系統(tǒng)周期參數(shù).

　　有些情況會(huì)導(dǎo)致System Generator模塊產(chǎn)生不確定數(shù)(NaN-not a number).如在雙端口RAM模塊中,兩個(gè)端口同時(shí)對(duì)模塊中的某一地址進(jìn)行寫操作時(shí),該地址中的數(shù)據(jù)將被標(biāo)記為NaN.如果模塊中有不確定數(shù)出現(xiàn),則表明該模塊的最終硬件實(shí)現(xiàn)將會(huì)有不可預(yù)測(cè)的行為,當(dāng)Simulink進(jìn)行仿真時(shí),System Generator將會(huì)捕捉該錯(cuò)誤.

　　4 應(yīng)用實(shí)例

　　圖2是一個(gè)圖像處理應(yīng)用實(shí)例的系統(tǒng)實(shí)現(xiàn)框圖.該應(yīng)用實(shí)例使用5×5的二維FIR濾波器完成圖像增強(qiáng)預(yù)處理.該系統(tǒng)將輸入圖像分別延遲0×N(N為輸入圖像寬度)、1×N、2×N、3×N、4×N個(gè)采樣點(diǎn)后輸入5個(gè)Line Buffer,數(shù)據(jù)在Line Buffer中緩存后并行輸入5個(gè)5抽頭的MAC FIR濾波器.濾波器系統(tǒng)存儲(chǔ)于FPGA的塊RAM中,圖像數(shù)據(jù)經(jīng)濾波器處理后輸出.圖3為L(zhǎng)ine Buffer實(shí)現(xiàn)框圖,圖4為5×5濾波器框圖.