基于AVR和CPLD的高速數(shù)據(jù)采集系統(tǒng)的設計

　　2 程序設計與實現(xiàn)

　　編程實現(xiàn)采集部分的功能，采集部分時序圖如圖3所示。任意選擇兩條通道進行內(nèi)部時鐘分析，圖中為第3通道和第7通道，當控制信號產(chǎn)生低電平時，控制引腳起作用，觸發(fā)采集功能，同時EOC引腳電平至低。在tCTR段時間后讀信號被啟動經(jīng)過tACC的時間后，12位數(shù)據(jù)將出現(xiàn)在DO-D11引腳上。在整個采集、存儲過程中其他通道和通道3、通道7一樣，隨后將數(shù)據(jù)存入數(shù)據(jù)緩存器中。

　　2．1 控制A／D轉(zhuǎn)換程序設計

　　根據(jù)控制存儲的要求，首先要設計控制A／D轉(zhuǎn)換的狀態(tài)機，用來確定A／D轉(zhuǎn)換的狀態(tài)，根據(jù)MAXl308工作時序特點而設計的控制A／D轉(zhuǎn)換的狀態(tài)機轉(zhuǎn)換圖如圖4所示。實現(xiàn)控制A／D轉(zhuǎn)換的狀態(tài)機部分主要VHDL程序源代碼如下：