基于VerilogHDL的FIR數(shù)字濾波器設計與仿真

引言

數(shù)字濾波器是語音與圖像處理、模式識別、雷達信號處理、頻譜分析等應用中的一種基本的處理部件，它能滿足波器對幅度和相位特性的嚴格要求，避免模擬濾波器所無法克服的電壓漂移、溫度漂移和噪聲等問題。

有限沖激響應(FIR)濾波器能在設計任意幅頻特性的同時保證嚴格的線性相位特性。

　　一、FIR數(shù)字濾波器

　　FIR濾波器用當前和過去輸入樣值的加權和來形成它的輸出，如下所示的前饋差分方程所描述的。

FIR濾波器又稱為移動均值濾波器，因為任何時間點的輸出均依賴于包含有最新的M個輸入樣值的一個窗。由于它的響應只依賴于有限個輸入，F(xiàn)IR濾波器對一個離散事件沖激有一個有限長非零響應，即一個M階FIR濾波器對一個沖激的響應在M個時鐘周期之后為零。

　　FIR濾波器可用圖1所示的z域塊圖來描述。

其中每個標有z-1的方框都代表了有一個時鐘周期延時的寄存器單元。這個圖中標出了數(shù)據(jù)通道和必須由濾波器完成的操作。濾波器的每一級都保存了一個已延時的輸入樣值，各級的輸入連接和輸出連接被稱為抽頭，并且系數(shù)集合{hk}稱為濾波器的抽頭系數(shù)。一個M階的濾波器有M+1個抽頭。通過移位寄存器用每個時鐘邊沿n（時間下標）處的數(shù)據(jù)流采樣值乘以抽頭，并且求和得到輸出yFIR[n]。濾波器的加法和乘法必須足夠快，在下一個時鐘來到之前形成y[n]。并且在每一級中都必須測量它們的大小以適應他們數(shù)據(jù)通道的寬度。在要求精度的實際應用中，Lattice結構可以減少有限字長的影響，但增加了計算成本。一般的目標是盡可能快地濾波，以達到高采樣率。通過組合邏輯的最長信號通路包括M級加法和一級乘法運算。FIR結構指定機器的每一個算術單元有限字長，并且管理運算過程中數(shù)據(jù)流。

　　二、FIR數(shù)字濾波器設計的實現(xiàn)

　　目前FIR濾波器的實現(xiàn)方法有三種：利用單片通用數(shù)字濾波器集成電路、DSP器件和可編程邏輯器件實現(xiàn)。單片通用數(shù)字濾波器使用方便，但由于字長和階數(shù)的規(guī)格較少，不能完全滿足實際需要。使用DSP器件實現(xiàn)雖然簡單，但由于程序順序執(zhí)行，執(zhí)行速度必然不快。FPGA/CPLD有著規(guī)整的內部邏輯陣列和豐富的連線資源，特別適合于數(shù)字信號處理任務，相對于串行運算為主導的通用DSP芯片來說，其并行性和可擴展性更好。但長期以來，F(xiàn)PGA/CPLD一直被用于系統(tǒng)邏輯或時序控制上，很少有信號處理方面的應用，其原因主要是因為在FPGA/CPLD中缺乏實現(xiàn)乘法運算的有效結構。

　　現(xiàn)在的FPGA產品已經能夠完全勝任這種任務了。其中Altera公司的Stratix系列產品采用1.5V內核，0.13um全銅工藝制造，它除了具有以前Altera FPGA芯片的所有特性外，還有如下特點：芯片內有三種RAM塊，即512bit容量的小RAM（M512）、4KB容量的標準RAM（M4K） 、512KB的大容量RAM（MegaRAM）。內嵌硬件乘法器和乘加結構的DSP塊，適于實現(xiàn)高速信號處理；采用全新的布線結構，分為三種長度的行列布線，在保證延時可預測的同時增加布線的靈活性；增加片內終端匹配電阻，提高信號完整性，簡化PCB布線；同時具有時鐘管理和鎖相環(huán)能力。

　　FIR濾波器的Verilog HDL設計實例

　　1、設計意圖

　　本例主要是在Stratix器件內實現(xiàn)基本有限脈沖響應濾波器。

　　FIR的基本結構包括一系列的乘法和加法。FIR的運算可用式（1）的方程描述，現(xiàn)重寫如下：

一個L=8的FIR設計如圖2，利用了輸入的8個樣本。因此稱之為8抽頭濾波器。該結構是有一個移位寄存器，乘法器和加法器組成的，可實現(xiàn)L=8階的FIR。其數(shù)據(jù)通道必須足夠寬，以適應乘法器和加法器的輸出。這些采樣值被編碼為有限字長的形式，然后通過M個寄存器并行移動。可見用一個MAC級連鏈就可以構成這種機器。每個寄存器提供一個單位樣本內延遲。這些延遲輸入與各自的系數(shù)相乘，然后疊加得到輸出。圖2所示為基于MAC的8階FIR數(shù)字濾波器結構