數(shù)字頻率合成精解：用DDS器件產(chǎn)生高質(zhì)量波形

　　M為調(diào)諧字的分辨率（24至48位）

　　N為對(duì)應(yīng)于相位累加器輸出字最小增量相位變化的fC的脈沖數(shù)。

　　圖2.典型的DDS架構(gòu)和信號(hào)路徑（帶DAC）。

　　由于更改N會(huì)立即改變輸出相位和頻率，因此，系統(tǒng)自身具有相位連續(xù)，特點(diǎn)，這是許多應(yīng)用的關(guān)鍵屬性之一。無(wú)需環(huán)路建立時(shí)間，這與模擬系統(tǒng)不同，如鎖相環(huán) （PLL）。

　　DAC通常為一個(gè)高性能電路，專門針對(duì)DDS內(nèi)核（相位累加器和相幅轉(zhuǎn)換器）而設(shè)計(jì)。多數(shù)情況下，結(jié)果形成的器件（通常為單芯片）一般稱為純DDS或C-DDS。

　　實(shí)際的DDS器件一般集成多個(gè)寄存器，以實(shí)現(xiàn)不同的頻率和相位調(diào)制方案。如相位寄存器，其存儲(chǔ)的相位內(nèi)容被加在相位累加器的輸出相位上。這樣，可以對(duì)應(yīng)于一個(gè)相位調(diào)諧字延遲輸出正弦波的相位。對(duì)于通信系統(tǒng)相位調(diào)制應(yīng)用，這非常有用。加法器電路的分辨率決定著相位調(diào)諧字的位數(shù)，因此，也決定著延遲的分辨率。

　　在單個(gè)器件上集成一個(gè)DDS引擎和一個(gè)DAC既有優(yōu)點(diǎn)也有缺點(diǎn)，但是，無(wú)論集成與否，都需要一個(gè)DAC來(lái)產(chǎn)生純度超高的高品質(zhì)模擬信號(hào)。DAC將數(shù)字正弦輸出轉(zhuǎn)換為一個(gè)模擬正弦波，可能是單端，也可能是差分。一些關(guān)鍵要求是低相位噪聲、優(yōu)秀的寬帶（WB）和窄帶（NB）無(wú)雜散動(dòng)態(tài)范圍 （SFDR）以及低功耗。如果是外部器件，則DAC必須足夠快以處理信號(hào)，因此，內(nèi)置并行端口的器件非常常見(jiàn)。

DDS與其他解決方案

　　其他產(chǎn)生頻率的方法包括模擬鎖相環(huán)（PLL），時(shí)鐘發(fā)生器和利用FPGA對(duì)DAC的輸出進(jìn)行動(dòng)態(tài)編程。通過(guò)考察頻譜性能和功耗，可以對(duì)這些技術(shù)進(jìn)行簡(jiǎn)單的比較，表1以定性方式展示了比較結(jié)果

　　表1.DDS與競(jìng)爭(zhēng)技術(shù)——高級(jí)比較

　　鎖相環(huán)是一種反饋環(huán)路，其組成部分為：一個(gè)相位比較器， 一個(gè)除法器和一個(gè)壓控制振蕩器 （VCO）。 相位比較器將基準(zhǔn)頻率與輸出頻率（通常是輸出頻率的N）分頻）進(jìn)行比較。相位比較器產(chǎn)生的誤差電壓用于調(diào)節(jié)VCO，從而輸出頻率。當(dāng)環(huán)路建立后，輸出將在頻率和/或相位上與參考頻率保持一種精確的關(guān)系。PLL長(zhǎng)期以來(lái)一直被認(rèn)為是在特定頻帶范圍內(nèi)要求高保真度和穩(wěn)定信號(hào)的低相位噪聲和高無(wú)雜散動(dòng)態(tài)范圍 （SFDR） 應(yīng)用的理想選擇。

　　由于PLL無(wú)法精確、快速地調(diào)諧頻率輸出和波形，而且響應(yīng)較慢，這限制了它們對(duì)于快速跳頻和部分頻移鍵控和相移鍵控應(yīng)用的適用性。

　　其他方案，包括集成DDS引擎的現(xiàn)場(chǎng)可編程門陣列 （FPGAs） ——配合現(xiàn)成DAC以合成輸出正弦波——雖然可以解決PLL的跳頻問(wèn)題，但也存在自身的缺陷。主要系統(tǒng)缺陷包括較高的工作和接口功耗要求、成本較高、尺寸較大，而且系統(tǒng)開(kāi)發(fā)人員還須考慮額外的軟件、硬件和存儲(chǔ)器問(wèn)題。例如，利用現(xiàn)代FPGA中的DDS引擎選項(xiàng)，要產(chǎn)生動(dòng)態(tài)范圍為60 dB的10 MHz輸出信號(hào)，需要多達(dá)72 kB的存儲(chǔ)器空間。另外，設(shè)計(jì)師需要接受并熟悉細(xì)微權(quán)衡和DDS內(nèi)核的架構(gòu)。。