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東南大學(xué)Verilog講義

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使用Verilog實(shí)現(xiàn)基于FPGA的SDRAM控制器

  • 介紹了SDRAM的特點(diǎn)和工作原理，提出了一種基于FPGA的SDRAM控制器的設(shè)計(jì)方法，使用該方法實(shí)現(xiàn)的控制器可非常方便地對SDRAM進(jìn)行控制。
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使用Verilog實(shí)現(xiàn)基于FPGA的SDRAM控制器(圖)

  • 使用Verilog實(shí)現(xiàn)基于FPGA的SDRAM控制器(圖) 摘 要：介紹了SDRAM的特點(diǎn)和工作原理，提出了一種基于FPGA的SDRAM控制器的設(shè)計(jì)方法，使用該方法實(shí)現(xiàn)的控制器可非常方便地對SDRAM進(jìn)行控制。關(guān)鍵詞：SDRAM；控制器；Verilog；狀態(tài)機(jī) 引言---在基于FPGA的圖象采集顯示系統(tǒng)中，常常需要用到大容量、高速度的存儲器。而在各種隨機(jī)存儲器件中，SDRAM的價格低、體積小、速度快、容量大，是比較理想的器件。但SDRAM的控制邏輯比較復(fù)雜，對時序要
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基于異步FIFO實(shí)現(xiàn)不同時鐘域間數(shù)據(jù)傳遞的設(shè)計(jì)

  • 摘    要：數(shù)據(jù)流在不同時鐘域間的傳遞一直是集成電路芯片設(shè)計(jì)中的一個重點(diǎn)問題。本文通過采用異步FIFO的方式給出了這個問題的一種解決方法，并采用Verilog 硬件描述語言通過前仿真和邏輯綜合完成設(shè)計(jì)。 關(guān)鍵詞：異步FIFO；時鐘域；Verilog引言當(dāng)今集成電路設(shè)計(jì)的主導(dǎo)思想之一就是設(shè)計(jì)同步化，即對所有時鐘控制器件(如觸發(fā)器、RAM等)都采用同一個時鐘來控制。但在實(shí)際的應(yīng)用系統(tǒng)中，實(shí)現(xiàn)完全同步化的設(shè)計(jì)非常困難，很多情況下不可避免地要完成數(shù)據(jù)在不同時鐘域間的傳遞(如高速模塊
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