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基于VC++的FPGA重配置方案設(shè)計(jì)

- 基于VC++的FPGA重配置方案設(shè)計(jì),采用VC++程序的FPGA重配置設(shè)計(jì)方案利用現(xiàn)場可編程邏輯器件FPGA的多次可編程配置特點(diǎn),通過重新下載存儲于存儲器的不同系統(tǒng)數(shù)據(jù),從而實(shí)現(xiàn)不同的芯片邏輯功能,可以在很大程度上提高資源利用率。原始配置FPGA的方法是
- 關(guān)鍵字: 方案設(shè)計(jì) 配置 FPGA VC 基于
基于FPGA的高速異步FIFO的設(shè)計(jì)與實(shí)現(xiàn)

- 基于FPGA的高速異步FIFO的設(shè)計(jì)與實(shí)現(xiàn),引言 現(xiàn)代集成電路芯片中,隨著設(shè)計(jì)規(guī)模的不斷擴(kuò)大.一個系統(tǒng)中往往含有數(shù)個時鐘。多時鐘帶來的一個問題就是,如何設(shè)計(jì)異步時鐘之間的接口電路。異步FIFO(First In First Out)是解決這個問題的一種簡便、快捷的解
- 關(guān)鍵字: 設(shè)計(jì) 實(shí)現(xiàn) FIFO 異步 FPGA 高速 基于
基于FPGA機(jī)載實(shí)時視頻圖形處理系統(tǒng)的設(shè)計(jì)
- 摘要 給出了某機(jī)載實(shí)時視頻圖形處理系統(tǒng)的硬件電路設(shè)計(jì)方案,以XC5VFX70T FPGA作為核心處理器,實(shí)現(xiàn)了對DVI及PAL等多種格式視頻信號的解碼、實(shí)時處理以及輸出。系統(tǒng)電路設(shè)計(jì)簡潔,具有較強(qiáng)的靈活性和擴(kuò)展性。文中介紹
- 關(guān)鍵字: FPGA 機(jī)載 實(shí)時視頻 圖形處理系統(tǒng)
基于DSP與FPGA的四軸運(yùn)動控制器設(shè)計(jì)與研究
- 摘要:針對數(shù)控系統(tǒng)的工作特點(diǎn)和要求,通過對DSP TMS320F2812、FPGA EP2C8F256C6及以太網(wǎng)控刺器RTL8019AS的深入研究,設(shè)計(jì)了一種基于DSP與FPGA的運(yùn)動控制器。該控制器以DSP和FPGA為核心器件,針對運(yùn)動控制中的實(shí)時控
- 關(guān)鍵字: FPGA DSP 四軸 運(yùn)動控制器
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