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EEPW首頁(yè) >> 主題列表 >> ise 2024

基于FPGA的精密離心機(jī)光柵信號(hào)細(xì)分系統(tǒng)

  • 介紹一種基于FPGA的精密離心機(jī)光柵信號(hào)細(xì)分系統(tǒng)。說(shuō)明了光柵信號(hào)的產(chǎn)生過(guò)程和基本處理方法，提出了一種綜合EDA技術(shù)與光柵莫爾條紋電子學(xué)細(xì)分技術(shù)的設(shè)計(jì)方案。通過(guò)VerilogHDL實(shí)現(xiàn)該系統(tǒng)的主要設(shè)計(jì)，并利用ISE軟件進(jìn)行了仿真試驗(yàn)。試驗(yàn)表明,該系統(tǒng)具有捕捉速度快、跟蹤精度高、相位誤差小、成本低廉等特點(diǎn)。
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ISE時(shí)序約束筆記7——Path-Specific Timing Constraints

  • 　　時(shí)鐘上升沿和下降沿之間的時(shí)序約束 　　周期約束可以自動(dòng)計(jì)算兩個(gè)沿的的約束——包括調(diào)整非50%占空比的時(shí)鐘。 　　例：一個(gè)CLK時(shí)鐘周期約束為10ns，能夠應(yīng)用5ns的約束到兩個(gè)寄存器之間。 　　不需要特定路徑應(yīng)用到這個(gè)例子中。 　　   　　相關(guān)時(shí)鐘域的約束 　　為一個(gè)時(shí)鐘進(jìn)行周期約束——以這個(gè)周期約束確定相關(guān)的時(shí)鐘。 　　執(zhí)行工具將根據(jù)它們的關(guān)系來(lái)決定如何處理跨時(shí)鐘域。 　　DCM有多個(gè)輸出： 　　—&md
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ISE時(shí)序約束筆記6——Timing Groups and OFFSET Constraints

  • 　　回顧全局OFFSET約束 　　在時(shí)鐘行中使用Pad-to-Setup和Clock-to-Pad列為所有出于該時(shí)鐘域的I/O路徑指定OFFSETs。 　　為大多數(shù)I/O路徑進(jìn)行約束的最簡(jiǎn)單方法——然而，這將會(huì)導(dǎo)致一個(gè)過(guò)約束的設(shè)計(jì)。 　　指定管腳的OFFSET約束 　　使用Pad-to-Setup和Clock-to-Pad列為每個(gè)I/O路徑指定OFFSETs。 　　這種約束方法適用于只有少數(shù)管腳需要不同的時(shí)序約束。 　　更常用的方法是： 　　1. 為Pads生成Gro
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ISE時(shí)序約束筆記5——Timing Groups and OFFSET Constraints

  • 　　特定路徑時(shí)序約束 　　使用全局時(shí)序約束(PERIOD,OFFSET,PAD-TO-PDA)將約束整個(gè)設(shè)計(jì) 　　僅僅使用全局約束通常會(huì)導(dǎo)致過(guò)約束 　　——約束過(guò)緊 　　——編譯時(shí)間延長(zhǎng)并且可能阻止實(shí)現(xiàn)時(shí)序目標(biāo) 　　——通過(guò)綜合工具或者映射后時(shí)序報(bào)告重新審視性能評(píng)估 　　特定路徑約束能夠覆蓋全局時(shí)序約束在特定路徑上的約束 　　——這就允許設(shè)計(jì)者放寬特定路徑的時(shí)序要求 　　更多關(guān)于特定路徑約束
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ISE時(shí)序約束筆記4——Global Timing Constraints

  • 　　問(wèn)題思考 　　在這個(gè)電路中哪些路徑是由OFFSET IN 和 OFFSET OUT來(lái)約束的? 　　   　　問(wèn)題解答： 　　——OFFSET IN：PADA to FLOP and PADB to RAM 　　——OFFSET OUT：LATCH to OUT1, LATCH to OUT2, and RAM to OUT1 　　問(wèn)題思考 　　下面給出的系統(tǒng)框圖里，你將給出什么樣的約束值以使系統(tǒng)能夠跑到100MHz? 　　
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ISE時(shí)序約束筆記3——Global Timing Constraints

  • 　　問(wèn)題思考 　　哪些路徑是由CLK1進(jìn)行周期約束? 　　哪些路徑是由pad-to-pad進(jìn)行約束? 　　   　　OFFSET約束 　　OFFSET約束覆蓋以下路徑： 　　——從input pads到同步單元(OFFSET IN) 　　——從同步單元到output pads(OFFSET OUT) 　　   　　OFFSET約束特性 　　OFFSET約束自動(dòng)計(jì)算時(shí)鐘分布延時(shí) 　　1. 提供最準(zhǔn)確的時(shí)序信
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ISE時(shí)序約束筆記2——Global Timing Constraints

  • 　　問(wèn)題思考 　　單一的全局約束可以覆蓋多延時(shí)路徑 　　如果箭頭是待約束路徑，那么什么是路徑終點(diǎn)呢? 　　所有的寄存器是否有一些共同點(diǎn)呢? 　　 ? 　　問(wèn)題解答 　　什么是路徑終點(diǎn)呢? 　　——FLOP1,FLOP2,FLOP3,FLOP4,FLOP5。 　　所有的寄存器是否有一些共同點(diǎn)呢? 　　——它們共享一個(gè)時(shí)鐘信號(hào)，約束這個(gè)網(wǎng)絡(luò)的時(shí)序可以同時(shí)覆蓋約束這些相關(guān)寄存器間的延時(shí)路徑。 　　周期約束 　　周期約束覆蓋由參
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基于ISE設(shè)計(jì)提供低功耗FPGA解決方案

  • 　　從Xilinx公司推出FPGA二十多年來(lái)，研發(fā)工作大大提高了FPGA的速度和面積效率，縮小了FPGA與ASIC之間的差距，使FPGA成為實(shí)現(xiàn)數(shù)字電路的優(yōu)選平臺(tái)。今天，功耗日益成為FPGA供應(yīng)商及其客戶關(guān)注的問(wèn)題。 　　降低FPGA功耗是降低封裝和散熱成本、提高器件可靠性以及打開(kāi)移動(dòng)電子設(shè)備等新興市場(chǎng)之門的關(guān)鍵。 　　Xilinx在提供低功耗FPGA解決方案方面較有經(jīng)驗(yàn)。本文說(shuō)明如何應(yīng)用計(jì)算機(jī)輔助設(shè)計(jì)(CAD)技術(shù)，如Xilinx ISE(集成軟件環(huán)境)9.2i版本軟件使功能有效降低。 　　CMO
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FPGA設(shè)計(jì)開(kāi)發(fā)軟件ISE使用技巧之：典型實(shí)例-增量式設(shè)計(jì)演示

  • 　　6.9 典型實(shí)例12：增量式設(shè)計(jì)(Incremental Design)演示 　　6.9.1 實(shí)例的內(nèi)容及目標(biāo) 　　1.實(shí)例的主要內(nèi)容 　　6.7節(jié)對(duì)增量式設(shè)計(jì)這一方法的基本概念和流程做了全面的介紹。本節(jié)將以一個(gè)具體的實(shí)例幫助讀者熟悉增量式設(shè)計(jì)的操作流程。 　　本實(shí)例的源代碼參見(jiàn)隨書光盤Example6.9。此程序?yàn)镻C機(jī)通過(guò)串口向SRAM寫入數(shù)據(jù)，再由FPGA從SRAM中讀取數(shù)據(jù)通過(guò)串口將其送到PC機(jī)。 　　本實(shí)例的重點(diǎn)在于設(shè)計(jì)過(guò)程中是如何應(yīng)用增量式設(shè)計(jì)的，而不是如何實(shí)現(xiàn)程序本身的功能。
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FPGA設(shè)計(jì)開(kāi)發(fā)軟件ISE使用技巧之：典型實(shí)例-ChipScope功能演示

  • 　　6.8 典型實(shí)例11：ChipScope功能演示 　　6.8.1 實(shí)例的內(nèi)容及目標(biāo) 　　1.實(shí)例的主要內(nèi)容 　　本節(jié)通過(guò)一個(gè)簡(jiǎn)單的計(jì)數(shù)器，使用ChipScope的兩種實(shí)現(xiàn)流程，基于Xilinx開(kāi)發(fā)板完成設(shè)計(jì)至驗(yàn)證的完整過(guò)程。本實(shí)例的工作環(huán)境如下。 　　· 設(shè)計(jì)軟件：ISE 7.1i。 　　· 綜合工具：ISE自帶的XST。 　　· 仿真軟件：ModelSim SE 5.8C。 　　· 在線調(diào)試：ChipScope Pro 8.2i。
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FPGA設(shè)計(jì)開(kāi)發(fā)軟件ISE使用技巧之：片上邏輯分析儀（ChipScope Pro）使用技巧

  • 　　6.7 片上邏輯分析儀(ChipScope Pro)使用技巧 　　在FPGA的調(diào)試階段，傳統(tǒng)的方法在設(shè)計(jì)FPGA的PCB板時(shí)，保留一定數(shù)量的FPGA管腳作為測(cè)試管腳。在調(diào)試的時(shí)候?qū)⒁獪y(cè)試的信號(hào)引到測(cè)試管腳，用邏輯分析儀觀察內(nèi)部信號(hào)。 　　這種方法存在很多弊端：一是邏輯分析儀價(jià)格高昂，每個(gè)公司擁有的數(shù)量有限，在研發(fā)期間往往供不應(yīng)求，影響進(jìn)度;二是PCB布線后測(cè)試腳的數(shù)量就確定了，不能靈活地增加，當(dāng)測(cè)試腳不夠用時(shí)會(huì)影響測(cè)試，測(cè)試管腳太多又影響PCB布局布線。 　　ChipScope Pro是ISE下
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FPGA設(shè)計(jì)開(kāi)發(fā)軟件ISE使用技巧之：增量式設(shè)計(jì)（Incremental Design）技巧

  • 　　6.6 增量式設(shè)計(jì)(Incremental Design)技巧 　　本節(jié)將對(duì)ISE下增量式設(shè)計(jì)做一個(gè)全面的介紹。FPGA作為一種現(xiàn)場(chǎng)可編程邏輯器件，其現(xiàn)場(chǎng)可重編程特性能夠提高調(diào)試速度。每次硬件工程師可以很方便地改變?cè)O(shè)計(jì)，重新進(jìn)行綜合、實(shí)現(xiàn)、布局布線，并對(duì)整個(gè)設(shè)計(jì)重新編程。 　　然而當(dāng)設(shè)計(jì)算法比較復(fù)雜時(shí)，每一次綜合、實(shí)現(xiàn)、布局布線需要花很長(zhǎng)的時(shí)間。即使僅僅改變?cè)O(shè)計(jì)中的一點(diǎn)，也會(huì)使綜合編譯的時(shí)間成倍增加。而且更為麻煩的是如果整個(gè)工程的運(yùn)行頻率很高，對(duì)時(shí)序的要求也很嚴(yán)格，這樣重新布線往往會(huì)造成整個(gè)時(shí)序錯(cuò)
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FPGA設(shè)計(jì)開(kāi)發(fā)軟件ISE使用技巧之：編譯與仿真設(shè)計(jì)工程

  • 　　6.5 編譯與仿真設(shè)計(jì)工程 　　編寫代碼完成之后，一個(gè)很重要的工作就是驗(yàn)證代碼功能的正確性，這就需要對(duì)代碼進(jìn)行編譯與仿真。編譯主要是為了檢查代碼是否存在語(yǔ)法錯(cuò)誤，仿真主要為了驗(yàn)證代碼實(shí)現(xiàn)的功能是否正確。 　　編譯和仿真設(shè)計(jì)工程在整個(gè)設(shè)計(jì)中占有很重要的地位。因?yàn)榇a功能不正確或代碼的編寫風(fēng)格不好對(duì)后期的設(shè)計(jì)會(huì)有很大的影響，所以需要花很多時(shí)間在設(shè)計(jì)工程的仿真上。 　　在這一節(jié)中將通過(guò)一個(gè)具體的實(shí)例來(lái)介紹如何對(duì)編譯工程代碼以及如何使用ISE自帶的仿真工具ISE Simulator進(jìn)行仿真。 　　1.
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FPGA設(shè)計(jì)開(kāi)發(fā)軟件ISE使用技巧之：創(chuàng)建設(shè)計(jì)工程

  • 　　6.4 創(chuàng)建設(shè)計(jì)工程 　　本節(jié)將重點(diǎn)講述如何在ISE下創(chuàng)建一個(gè)新的工程。要完成一個(gè)設(shè)計(jì)，第一步要做的就是新建一個(gè)工程。具體創(chuàng)建一個(gè)工程有以下幾個(gè)步驟。 　　(1)打開(kāi)Project Navigator，啟動(dòng)ISE集成環(huán)境。 　　ISE的啟動(dòng)請(qǐng)參見(jiàn)6.2節(jié)。 　　(2)選擇“File”/“New Project”菜單項(xiàng)，啟動(dòng)新建工程對(duì)話框。 　　會(huì)彈出如圖6.9的對(duì)話框。 　　如圖6.9所示，新建工程時(shí)需要設(shè)置工程名稱和新建工程的路徑，還要設(shè)置
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FPGA設(shè)計(jì)開(kāi)發(fā)軟件ISE使用技巧之：ISE軟件的設(shè)計(jì)流程

  • 　　6.3 ISE軟件的設(shè)計(jì)流程 　　Xilinx公司的ISE軟件是一套用以開(kāi)發(fā)Xilinx公司的FPGA&CPLD的集成開(kāi)發(fā)軟件，它提供給用戶一個(gè)從設(shè)計(jì)輸入到綜合、布線、仿真、下載的全套解決方案，并很方便地同其他EDA工具接口。 　　其中，原理圖輸入用的是第三方軟件ECS;狀態(tài)圖輸入用的是StateCAD;HDL綜合可以使用Xilinx公司開(kāi)發(fā)的XST、Synopsys公司開(kāi)發(fā)的FPGA Express和Synplicity公司的Synplify/Synplify Pro等;測(cè)試激勵(lì)可以是圖
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