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Mentor Graphics應(yīng)用之PCB設(shè)計復(fù)用

  • 引言
    　　隨PCB板趨向小型化、多層化與復(fù)雜化。特別是高速印制板，需要經(jīng)過很長時間的反復(fù)調(diào)試才可以定型。如果已有一個定型的設(shè)計（A），現(xiàn)需要一個部分電路與其相同或相似的設(shè)計（B），傳統(tǒng)設(shè)計流程如下： 圖1：傳
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Mentor Graphics 推出Olympus-SoC平臺

  • 　　Mentor Graphics公司近日宣布，即將推出針對低功耗集成電路而新增特性的Olympus-SoC? 平臺。低功耗功能是高級技術(shù)工藝的追求目標(biāo)，它充分利用了Olympus-SoC經(jīng)生產(chǎn)實踐驗證的可變異性設(shè)計[M1] (DFV)架構(gòu)，而該架構(gòu)本身就可以優(yōu)化設(shè)計模式、制程邊角和工藝中存在的多樣性。結(jié)果是，與傳統(tǒng)的解決方案相比，Olympus-SoC的客戶在設(shè)計收斂時間上比以前快了1到2倍，同時功耗也降低了30%。 　　Olympus-SoC低功耗解決方案包括針對自動化多電壓設(shè)計流程的靈
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電源完整性分析應(yīng)對高端PCB系統(tǒng)設(shè)計挑戰(zhàn)

  •         印刷電路板（PCB）設(shè)計解決方案市場和技術(shù)領(lǐng)軍企業(yè)Mentor Graphics（Mentor Graphics）宣布推出HyperLynx® PI（電源完整性）產(chǎn)品，滿足業(yè)內(nèi)高端設(shè)計者對于高性能電子產(chǎn)品的需求。HyperLynx PI產(chǎn)品不僅提供簡單易學(xué)、操作便捷，又精確的分析，讓團(tuán)隊成員能夠設(shè)計可行的電源供應(yīng)系統(tǒng)；同時縮短設(shè)計周期，減少原型生成、重復(fù)制造，也相應(yīng)降低產(chǎn)品成本。 　　隨著當(dāng)今各種高性能/高密度
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Achronix與Mentor Graphics擴(kuò)展對 Achronix FPGA 的綜合支持

  • 　　2009 年 2 月 10 日，北京 - 日前，全球最快速現(xiàn)場可編程門陣列 (FPGA) 產(chǎn)品供應(yīng)商 Achronix 半導(dǎo)體公司宣布與 Mentor Graphics（NASDAQ：MENT）公司達(dá)成一項多年期協(xié)議，為 Achronix FPGA 提供 Mentor Graphics Precision® Synthesis 軟件支持。該協(xié)議包括 Speedster™ 系列 1.5 GHz 產(chǎn)品及未來產(chǎn)品。 　　新協(xié)議將進(jìn)一步擴(kuò)展 2006 年原始協(xié)議的支持范圍。在原始協(xié)議
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Mentor與Agilent聯(lián)合發(fā)布業(yè)界首款EDA綜合解決方案

  • 　Mentor Graphics公司與Agilent（安捷倫）科技不久前宣布推出一款聯(lián)合開發(fā)的解決方案，可顯著提高用戶在設(shè)計印刷電路板（PCB）射頻電路時的工作效率。這個業(yè)界首款解決方案有望將PCB的設(shè)計周期縮短一半，同時還將顯著改善混合技術(shù)設(shè)計的質(zhì)量。 　　這款緊密集成的解決方案使PCB混合信號（射頻信號、模擬信號和數(shù)字信號）設(shè)計人員可以使用Mentor Expedition Enterprise或Board Station XE流程來設(shè)計PCB，同時還可將PCB無縫集成到安捷倫先進(jìn)設(shè)計系統(tǒng)（ADS）
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Mentor Graphics：降低功耗提出IC設(shè)計新挑戰(zhàn)

  • 　　隨著能源問題的日益突出，低功耗IC已經(jīng)不是便攜產(chǎn)品的專利，節(jié)能降耗無疑成為整個電子行業(yè)的大趨勢，因此IC設(shè)計必須考慮降低功耗這個大趨勢，這無疑對EDA軟件提供商提出了新的要求。 　　當(dāng)然，隨著制程工藝的發(fā)展，功耗自然會隨之降低，但這絕非降低功耗的唯一途徑。IC設(shè)計工程師越來越希望能通過設(shè)計過程繼續(xù)降低功耗，畢竟當(dāng)前是一個“Gates are cheap，Power is expensive！”的時代，然而降低功耗卻并不是一件容易的事情。    　　首先，降低功耗必須從降低電流或
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Cadence與Mentor Graphics通過SystemVerilog驗證方法學(xué)實現(xiàn)協(xié)作

  • Cadence設(shè)計系統(tǒng)公司與Mentor Graphics Corp.宣布他們將會讓一種基于IEEE Std. 1800TM-2005 SystemVerilog標(biāo)準(zhǔn)的驗證方法學(xué)標(biāo)準(zhǔn)化。開放式驗證方法學(xué)（Open Verification Methodology, OVM）將會面向設(shè)計師和驗證工程師帶來一種不受工具約束的解決方案，促進(jìn)數(shù)據(jù)的可移植性和可互用性。它實現(xiàn)了SystemVerilog的承諾，擁有基于驗證IP（VIP）
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Mentor Graphics為高音質(zhì)移動電話和消費(fèi)類電子市場推出UI系統(tǒng)

  • 　　Mentor Graphics宣布專為高音質(zhì)移動電話和消費(fèi)類電子市場打造的UI（User Interface）產(chǎn)品已全面上市。  　　UI產(chǎn)品有效集成了Nucleus實時操作系統(tǒng)，完成了當(dāng)前主流的多媒體功能。有了UI產(chǎn)品的幫助，用戶可以使用XML語言快速且高效地開發(fā)3D圖形，多媒體動畫，復(fù)雜的系統(tǒng)菜單甚至智能化的應(yīng)用程序。值得一提的是，有了UI產(chǎn)品的幫助，用戶可以動態(tài)更新其用戶界面，甚至是通過無線網(wǎng)絡(luò)！  　　在當(dāng)前的多媒體消費(fèi)類電子和通信市場迅猛增長的形式下，
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Mentor Graphics新產(chǎn)品Questa突破設(shè)計驗證障礙

  • Mentor Graphics新產(chǎn)品Questa突破設(shè)計驗證障礙 支持SystemVerilog、VHDL、PSL以及SystemC Mentor Graphics宣布將推出Questa驗證產(chǎn)品系列，這些新型驗證工具支持測試平臺自動化 (testbench automation)、覆蓋率驅(qū)動式驗證 (Coverage-Driven Verification，CDV)、以斷言為基礎(chǔ)的驗證 (Assertion-Based Ver
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明導(dǎo)資訊拓展其數(shù)據(jù)中心端到端工具集

  • 明導(dǎo)資訊(Mentor Graphics)公司發(fā)布的Capital Analysis工具組件專為滿足汽車、電力線和航空工業(yè)中的電氣布線系統(tǒng)設(shè)計的分析要求而設(shè)計。通過電氣仿真、寄生電路和故障模式效果分析工具，該組件可幫助制造商避免服務(wù)更改或召回等潛在的市場問題。www.mentor.com 
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Mentor Graphics宣布推出可擴(kuò)展驗證平臺

  • Mentor Graphics公司發(fā)布的可擴(kuò)展驗證平臺，集成了對業(yè)界最新標(biāo)準(zhǔn)的支持、新型驗證工具以及“面向驗證的設(shè)計”方法。它以廣受歡迎的ModelSim仿真器為核心，包含了新版 VStation 硬件加速仿真系列Station PRO 以及新一代的testench硬件實現(xiàn)技術(shù)—Vstation TBX等多項新的增強(qiáng)內(nèi)容。為復(fù)雜的ASIC和SoC設(shè)計提供了高速、高效的系統(tǒng)級驗證和糾錯環(huán)境。最大限度縮短了功能驗證周期，避免了昂貴的集成電路重新設(shè)計。www.mentor.com
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Mentor Graphics公司與華為公司共建SoC軟硬件協(xié)同驗證環(huán)境

  • 日前，Mentor和華為共同宣布共同建立SOC軟硬件協(xié)同驗證環(huán)境。旨在加強(qiáng)SoC驗證方面雙方的全面合作。事先，華為已經(jīng)利用Mentor公司提供的Seamless軟硬件協(xié)同驗證方案成功建立了ARM-based SoC驗證環(huán)境。利用Seamless協(xié)同驗證環(huán)境，華為已經(jīng)成功調(diào)試，并解決了多款基于ARM7TDMI、 ARM926ejs、Power PC的SoC芯片軟硬件接口問題。華為早在上個世紀(jì)90年代就認(rèn)識到SoC的功能驗證比傳統(tǒng)的ASIC的功能驗證更具有挑戰(zhàn)性，需要付出更多的仿真努力，同時產(chǎn)品的開發(fā)周期也更
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