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再續(xù)FPGA初心，京微齊力脫胎京微雅格重新起航

　　新的一年開啟新的希望，新的空白承載新的夢(mèng)想。這是年初一集微網(wǎng)給讀者們拜年時(shí)寫的寄語。在中國農(nóng)歷新年開年之際，半導(dǎo)體產(chǎn)業(yè)里也迎來了許多新的起點(diǎn)。例如長(zhǎng)江存儲(chǔ)在與蘋果就采購前者的Nand閃存芯片一事談判，又例如前京微雅格副總裁王海力堅(jiān)守18個(gè)月后的二次創(chuàng)業(yè)。　　2005年年底，即將從清華大學(xué)計(jì)算機(jī)專業(yè)博士畢業(yè)的王海力加入了一家新成立的中外合資公司——雅格羅技，開始了國產(chǎn)FPGA芯片研發(fā)。2010年在北京市政府相關(guān)引導(dǎo)資金支持下，該公司也轉(zhuǎn)換身份并更名為“京微雅格&r
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PCB設(shè)計(jì)之那些你必須要掌握的設(shè)計(jì)要領(lǐng)

　　在設(shè)計(jì)中，布局是一個(gè)重要的環(huán)節(jié)。布局結(jié)果的好壞將直接影響布線的效果，因此可以這樣認(rèn)為，合理的布局是PCB設(shè)計(jì)成功的第一步?！　∮绕涫穷A(yù)布局，是思考整個(gè)電路板，信號(hào)流向、散熱、結(jié)構(gòu)等架構(gòu)的過程。如果預(yù)布局是失敗的，后面的再多努力也是白費(fèi)。　　1、考慮整體　　一個(gè)產(chǎn)品的成功與否，一是要注重內(nèi)在質(zhì)量，二是兼顧整體的美觀，兩者都較完美才能認(rèn)為該產(chǎn)品是成功的。　　在一個(gè)PCB板上，元件的布局要求要均衡，疏密有序，不能頭重腳輕或一頭沉?！　CB是否會(huì)有變形?　　是否預(yù)留工藝邊?　　是否預(yù)留MARK點(diǎn)?　　是否需
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六大技巧教你如何傳遞PCB原理圖到版圖設(shè)計(jì)

　　將PCB原理圖傳遞給版圖(layout)設(shè)計(jì)時(shí)需要考慮的六件事。提到的所有例子都是用Multisim設(shè)計(jì)環(huán)境開發(fā)的，不過在使用不同的EDA工具時(shí)相同的概念同樣適用哦!　　初始原理圖傳遞　　通過網(wǎng)表文件將原理圖傳遞到版圖環(huán)境的過程中還會(huì)傳遞器件信息、網(wǎng)表、版圖信息和初始的走線寬度設(shè)置?！　∠旅媸菫榘鎴D設(shè)計(jì)階段準(zhǔn)備的一些推薦步驟：　　1.將柵格和單位設(shè)置為合適的值。為了對(duì)元器件和走線實(shí)現(xiàn)更加精細(xì)的布局控制，可以將器件柵格、敷銅柵格、過孔柵格和SMD柵格設(shè)計(jì)為1mil.　　2.將電路板外框空白區(qū)和過孔設(shè)成要
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FPGA重點(diǎn)知識(shí)13條，助你構(gòu)建完整“邏輯觀”之三

　　10、FPGA的時(shí)序基礎(chǔ)理論　　我們的分析從下圖開始，下圖是常用的靜態(tài)分析結(jié)構(gòu)圖，一開始看不懂公式不要緊，因?yàn)槲視?huì)在后面給以非常簡(jiǎn)單的解釋：　　這兩個(gè)公式是一個(gè)非常全面的，準(zhǔn)確的關(guān)于建立時(shí)間和保持時(shí)間的公式。其中Tperiod為時(shí)鐘周期;Tcko為D觸發(fā)器開始采樣瞬間到D觸發(fā)器采樣的數(shù)據(jù)開始輸出的時(shí)間;Tlogic為中間的組合邏輯的延時(shí);Tnet為走線的延時(shí);Tsetup為D觸發(fā)器的建立時(shí)間;Tclk_skew為時(shí)鐘偏移，偏移的原因是因?yàn)闀r(shí)鐘到達(dá)前后兩個(gè)D觸發(fā)器的路線不是一樣長(zhǎng)?！　∵@里我們來做如下轉(zhuǎn)
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FPGA重點(diǎn)知識(shí)13條，助你構(gòu)建完整“邏輯觀”之二

　　8、FPGA時(shí)鐘系統(tǒng)　　1. FPGA的全局時(shí)鐘是什么?　　FPGA的全局時(shí)鐘應(yīng)該是從晶振分出來的，最原始的頻率。其他需要的各種頻率都是在這個(gè)基礎(chǔ)上利用PLL或者其他分頻手段得到的?！　?. 全局時(shí)鐘和BUFG:　　BUFG，輸入為固定管腳，輸出為H型全銅全局高速網(wǎng)絡(luò)，這樣抖動(dòng)和到任意觸發(fā)器的延時(shí)差最小，這個(gè)也就是FPGA做同步設(shè)計(jì)可以不需要做后仿真的原因?！　∪謺r(shí)鐘：今天我們從另一個(gè)角度來看一下時(shí)鐘的概念：時(shí)鐘是D觸發(fā)器的重要組成部分，一個(gè)有效邊沿使得D觸發(fā)器進(jìn)行一次工作。而更多的時(shí)候，D觸發(fā)器保
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FPGA重點(diǎn)知識(shí)13條，助你構(gòu)建完整“邏輯觀”之一

　　1、查找表LUT和編程方式　　第一部分：查找表LUT　　FPGA是在PAL、GAL、EPLD、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為ASIC領(lǐng)域中的一種半定制電路而出現(xiàn)的，即解決了定制電路的不足，又克服了原有可編程器件門電路有限的缺點(diǎn)?！　∮捎贔PGA需要被反復(fù)燒寫，它實(shí)現(xiàn)組合邏輯的基本結(jié)構(gòu)不可能像ASIC那樣通過固定的與非門來完成，而只能采用一種易于反復(fù)配置的結(jié)構(gòu)。查找表可以很好地滿足這一要求，目前主流FPGA都采用了基于SRAM工藝的查找表結(jié)構(gòu)，也有一些軍品和宇航級(jí)FPGA采用
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eFPGA or FPGA SoC，誰將引領(lǐng)下一代可編程硬件潮流？

　　eFPGA：冉冉升起的新星,eFPGA即嵌入式FPGA(embedded FPGA)，是近期興起的新型電路IP?！　‰S著摩爾定律越來越接近瓶頸，制造ASIC芯片的成本越來越高。因此，設(shè)計(jì)者會(huì)希望ASIC能實(shí)現(xiàn)一定的可配置性，同時(shí)又不影響性能。在希望能做成可配置的模塊中，負(fù)責(zé)與其他芯片或者總線通信的接口單元又首當(dāng)其沖。在芯片中，模塊間的通信往往使用簡(jiǎn)單的并行接口或者配合簡(jiǎn)單的時(shí)序邏輯，但是在芯片間通信時(shí)為了保證可靠性，必須通過一系列握手(handshake)協(xié)議來完成通信接口。設(shè)計(jì)者往往希望自己的SoC
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學(xué)會(huì)這六大技巧，PCB原理圖傳遞到版圖簡(jiǎn)直小case！

　　將PCB原理圖傳遞給版圖(layout)設(shè)計(jì)時(shí)需要考慮的六件事。提到的所有例子都是用Multisim設(shè)計(jì)環(huán)境開發(fā)的，不過在使用不同的EDA工具時(shí)相同的概念同樣適用哦!　　初始原理圖傳遞　　通過網(wǎng)表文件將原理圖傳遞到版圖環(huán)境的過程中還會(huì)傳遞器件信息、網(wǎng)表、版圖信息和初始的走線寬度設(shè)置?！　∠旅媸菫榘鎴D設(shè)計(jì)階段準(zhǔn)備的一些推薦步驟：　　1.將柵格和單位設(shè)置為合適的值。為了對(duì)元器件和走線實(shí)現(xiàn)更加精細(xì)的布局控制，可以將器件柵格、敷銅柵格、過孔柵格和SMD柵格設(shè)計(jì)為1mil.　　2.將電路板外框空白區(qū)和過孔設(shè)成要
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不同制造工藝對(duì)PCB上的焊盤會(huì)有啥影響和要求？

　　1、貼片元器件兩端沒連接插裝元器件的必須增加測(cè)試點(diǎn)，測(cè)試點(diǎn)直徑在1.0mm~1.5mm之間為宜，以便于在線測(cè)試儀測(cè)試。測(cè)試點(diǎn)焊盤的邊緣至少離周圍焊盤邊緣距離0.4mm。測(cè)試焊盤的直徑在1mm以上，且必須有網(wǎng)絡(luò)屬性，兩個(gè)測(cè)試焊盤之間的中心距離應(yīng)大于或等于2.54mm;若用過孔做為測(cè)量點(diǎn)，過孔外必須加焊盤，直徑在1mm(含)以上;　　2、有電氣連接的孔所在的位置必須加焊盤;所有的焊盤，必須有網(wǎng)絡(luò)屬性，沒有連接元件的網(wǎng)絡(luò)，網(wǎng)絡(luò)名不能相同;定位孔中心離測(cè)試焊盤中心的距離在3mm以上;其他不規(guī)則形狀，但有電氣連
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為什么設(shè)計(jì)射頻、微波PCB難度如此之大？這些技巧你該掌握

　　簡(jiǎn)介　　如今的電子產(chǎn)品已經(jīng)不再像上世紀(jì) 70 年代的電視和電冰箱一樣，消費(fèi)者每隔十年才更新?lián)Q代一次?，F(xiàn)在幾乎每個(gè)家庭的每位成員都是電子產(chǎn)品的消費(fèi)者，而且隨著科技發(fā)展不斷為智慧手機(jī)、平板計(jì)算機(jī)、汽車和電視帶來各種人們消費(fèi)得起的新功能，人們每年都會(huì)購買新產(chǎn)品?！　∵@些電子產(chǎn)品的共同特征之一是采用無線技術(shù)，而該技術(shù)極度依賴于RF射頻電路。遺憾的是，即使是最自信的設(shè)計(jì)人員，對(duì)于射頻電路也往往望而卻步，因?yàn)樗鼤?huì)帶來巨大的設(shè)計(jì)挑戰(zhàn)，并且需要專業(yè)的設(shè)計(jì)和分析工具。正因?yàn)槿绱?，許多年來，PCB的射
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PCB設(shè)計(jì)的核心問題解決方案

　　進(jìn)行印刷電路板(PCB)設(shè)計(jì)是指通過設(shè)計(jì)原理圖紙，進(jìn)行線路布局，以盡可能低的成本生產(chǎn)電路板。過去，這通常需要借助于價(jià)格昂貴的專用工具才能完成，但是現(xiàn)在，隨著免費(fèi)的高性能軟件工具——例如DesignSpark PCB——以及設(shè)計(jì)模型的日益普及，大大加快了電路板設(shè)計(jì)人員的設(shè)計(jì)速度?！　”M管工程設(shè)計(jì)人員知道，一個(gè)完美的設(shè)計(jì)方案是避免問題出現(xiàn)的最佳方式，不過這仍是一種既浪費(fèi)時(shí)間又浪費(fèi)金錢，同時(shí)治標(biāo)不治本的方法。比如，如果在電磁兼容性(EMC)測(cè)試階段發(fā)現(xiàn)問題，將會(huì)造成大量的成本投入，甚至需要對(duì)最初的
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聽老工程師講解PCB布局經(jīng)驗(yàn)

　　對(duì)于電子產(chǎn)品來說，印制線路板設(shè)計(jì)是其從電原理圖變成一個(gè)具體產(chǎn)品必經(jīng)的一道設(shè)計(jì)工序，其設(shè)計(jì)的合理性與產(chǎn)品生產(chǎn)及產(chǎn)品質(zhì)量緊密相關(guān)，而對(duì)于許多剛從事電子設(shè)計(jì)的人員來說，在這方面經(jīng)驗(yàn)較少，雖然已學(xué)會(huì)了印制線路板設(shè)計(jì)軟件，但設(shè)計(jì)出的印制線路板常有這樣那樣的問題，而許多電子刊物上少有這方面文章介紹，筆者曾多年從事印制線路板設(shè)計(jì)的工作，在此將印制線路板設(shè)計(jì)的點(diǎn)滴經(jīng)驗(yàn)與大家分享，希望能起到拋磚引玉的作用。筆者的印制線路板設(shè)計(jì)軟件早幾年是TANGO，現(xiàn)在則使用PROTEL2.7 FOR WINDOWS。　　板的布局
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比較PCB的接地三種方式的區(qū)別

　　接地為防止觸電或保護(hù)設(shè)備的安全,把電力電訊等設(shè)備的金屬底盤或外殼接上地線;利用大地作電流回路接地線。在電力系統(tǒng)中，將設(shè)備和用電裝置的中性點(diǎn)、外殼或支架與接地裝置用導(dǎo)體作良好的電氣連接叫做接地。接地的功用除了將一些無用的電流或是噪聲干擾導(dǎo)入大地外，最大功用為保護(hù)使用者不被電擊，以 UPS 而言，有些 UPS 會(huì)將零線與地線間的電壓標(biāo)示出來，確保產(chǎn)品不會(huì)造成對(duì)人體的電擊傷害。　　1.單點(diǎn)接地　　工作頻率低(<1MHz)的采用單點(diǎn)接地式(即把整個(gè)電路系統(tǒng)中的一個(gè)結(jié)構(gòu)點(diǎn)看作接地參考點(diǎn)，所有對(duì)
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CPU、MCU、FPGA、SoC這些芯片究竟是啥？漲盡姿勢(shì)

　　目前世界上有兩種文明，一種是人類社會(huì)組成的的碳基文明，一種是各種芯片組成的硅基文明——因?yàn)閹缀跛械男酒际且詥尉Ч铻樵现谱鞯?，芯片系統(tǒng)的總數(shù)比人類的數(shù)量還多出數(shù)十上百倍。芯片大家族里面也分各種不同類型的芯片，從古老的用電子管堆出來的成噸的邏輯門到現(xiàn)在的超級(jí)數(shù)據(jù)中心，電子技術(shù)的發(fā)展走過了一代又一代，到了今天，各種芯片更是百花齊放，芯片廠商百家爭(zhēng)鳴。　　　　可是，這么多芯片，按照功能分類，有專門用于計(jì)算的、有專門用于控制的、有專門用于存儲(chǔ)的&hell
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使用ECP5?FPGA解決網(wǎng)絡(luò)邊緣智能、視覺和互連應(yīng)用設(shè)計(jì)挑戰(zhàn)

　　引言　　隨著傳感器、低成本攝像頭和顯示屏在當(dāng)今嵌入式設(shè)計(jì)中的使用量飛速增長(zhǎng)，市場(chǎng)上出現(xiàn)了許多激動(dòng)人心的全新智能和視覺應(yīng)用。與此同時(shí)，嵌入式視覺應(yīng)用的爆炸式發(fā)展也讓設(shè)計(jì)工程師對(duì)處理資源需求有了一個(gè)新的認(rèn)識(shí)。包含豐富數(shù)據(jù)的全新視頻應(yīng)用促使設(shè)計(jì)工程師重新考慮到底采用哪種器件，是專用應(yīng)用處理器(AP)、ASIC還是ASSP?然而，在某些情況下，在現(xiàn)有應(yīng)用處理器、ASIC或ASSP方面的大量軟件投入以及全新器件的高啟動(dòng)成本已然成為上述應(yīng)用更新迭代的阻礙。這一次，擺在眼前的問題推動(dòng)設(shè)計(jì)工程師尋求一種協(xié)處理解決方案
關(guān)鍵字： FPGA 萊迪思