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fpga soc 文章 最新資訊

Verilog HDL基礎(chǔ)之：實例5 交通燈控制器

  • 本實例通過Verilog HDL語言設(shè)計一個簡易的交通等控制器，實現(xiàn)一個具有兩個方向、共8個燈并具有時間倒計時功能的交通燈功能。
  • 關(guān)鍵字： VerilogHDL  華清遠(yuǎn)見  FPGA  交通燈控制器  

基于FPGA的CAN總線轉(zhuǎn)換USB接口的設(shè)計方案

  • 這里以CAN總線通信接口為例，詳細(xì)論述了基于FPGA的CAN總線轉(zhuǎn)換USB接口的設(shè)計方案。
  • 關(guān)鍵字： 光電隔離  CAN總線轉(zhuǎn)換器  FPGA  

SoC設(shè)計流程中的功耗管理

  • 如果不考慮功率問題，會導(dǎo)致器件性能低于預(yù)期，進(jìn)而使得器件良率下降。此外，較高的功耗會要求在溫度管理方面采取更多的系統(tǒng)級措施?？偠灾?，這些功率問題正在造成SoC和系統(tǒng)成本的增加。在SoC設(shè)計流程中進(jìn)行功耗管理，能夠有效控制這些成本。
  • 關(guān)鍵字： 功率管理  功耗分析  SoC  

借助MATLAB算法數(shù)學(xué)模型實現(xiàn)FPGA浮點定點轉(zhuǎn)換

  • 當(dāng)創(chuàng)建一個 DSP 算法的數(shù)學(xué)模型時，MATLAB 是天然之選，且出于硬件考慮，可以無阻礙地使用。將一個算法轉(zhuǎn)換為在 FPGA 上實現(xiàn)的定點模型是一個復(fù)雜的、可從 AccelDSP Synthesis 綜合工具提供的自動化、加速和可視化功能中大大受益的過程。
  • 關(guān)鍵字： DSP算法  matlab  FPGA  

移動計算SoC IP組件設(shè)計

  • 作為SoC在移動通信控制的分支，移動操作SoC和一般的SoC在設(shè)計上是相似的。作為一個系統(tǒng)的核心，SoC要完成運行、操作或控制功能，必須有相應(yīng)的組件配合。而多數(shù)組件，尤其是外部組件在SoC內(nèi)都要有一個對應(yīng)的控制器。所以，為了實現(xiàn)應(yīng)用對象操作，SoC要設(shè)計相當(dāng)數(shù)量的組件控制器。組件控制器的設(shè)計，對SoC而言就是一些IP（Intellectual Property）組件的設(shè)計。由于可編程器件PLD具有簡單易學(xué)、修改方便的特點，常常被用來作為設(shè)計IP組件的硬件支撐。
  • 關(guān)鍵字： SoC  移動計算  無線通信  

FPGA最小系統(tǒng)之：實例1 在Altera的FPGA開發(fā)板上運行第一個FPGA程序

  • 本節(jié)旨在通過給定的工程實例——“蜂鳴器播放梁祝音樂”來熟悉Altera Quartus II軟件的基本操作、設(shè)計、編譯及仿真流程。同時使用基于Altera FPGA的開發(fā)板將該實例進(jìn)行下載驗證，完成工程設(shè)計的硬件實現(xiàn)，熟悉Altera FPGA開發(fā)板的使用及配置方式。
  • 關(guān)鍵字： Cyclone  Altera  FPGA  QuartusII  FPGA最小系統(tǒng)  

FPGA最小系統(tǒng)之：硬件系統(tǒng)的調(diào)試方法

  • 隨著FPGA芯片的密度和性能不斷提高，調(diào)試的復(fù)雜程度也越來越高。BGA封裝的大量使用更增加了板子調(diào)試的難度。所以在調(diào)試FPGA電路時要遵循一定的原則和技巧，才能減少調(diào)試時間，避免誤操作損壞電路。
  • 關(guān)鍵字： BGA封裝  ASRAM  FPGA  QuartusII  FPGA最小系統(tǒng)  

硬件仿真自動化原型驗證平臺提高定制設(shè)計FPGA式原型板的驗證效率

  • 預(yù)制與定制FPGA式原型板加入?yún)f(xié)同仿真(co-emulatiON and co-simulation)功能，能夠提供高速、高能見度平臺，實現(xiàn)SoC的快速、早期驗證。
  • 關(guān)鍵字： 硬件輔助驗證  SoC  硬件仿真  

FPGA最小系統(tǒng)之：硬件系統(tǒng)的設(shè)計技巧

  • FPGA的硬件設(shè)計不同于DSP和ARM系統(tǒng)，比較靈活和自由。只要設(shè)計好專用管腳的電路，通用I/O的連接可以自己定義。因此，F(xiàn)PGA的電路設(shè)計中會有一些特殊的技巧可以參考。
  • 關(guān)鍵字： EP1C6Q240  Altera  EP1C12Q240  FPGA  SDRAM  FPGA最小系統(tǒng)  

電子系統(tǒng)級設(shè)計和驗證方法學(xué)在SoC設(shè)計中的應(yīng)用

  • 本文討論電子系統(tǒng)級(ESL)設(shè)計和驗證方法學(xué)在系統(tǒng)級芯片(SoC)設(shè)計中的應(yīng)用。ESL設(shè)計是能夠讓SoC設(shè)計工程師以緊密耦合方式開發(fā)、優(yōu)化和驗證復(fù)雜系統(tǒng)架構(gòu)和嵌入式軟件的一套方法學(xué)，它還提供下游寄存器傳輸級(RTL)實現(xiàn)的驗證基礎(chǔ)。已有許多世界領(lǐng)先的系統(tǒng)和半導(dǎo)體公司采用ESL設(shè)計。他們利用ESL開發(fā)具有豐富軟件的多處理器器件，這些器件為創(chuàng)新終端產(chǎn)品獲得成功提供必需的先進(jìn)功能性和高性能。
  • 關(guān)鍵字： 架構(gòu)師視圖  時序捕獲  SoC  

FPGA最小系統(tǒng)之：最小系統(tǒng)電路分析

  • FPGA的管腳主要包括：用戶I/O（User I/O）、配置管腳、電源、時鐘及特殊應(yīng)用管腳等。其中有些管腳可有多種用途，所以在設(shè)計FPGA電路之前，需要認(rèn)真的閱讀相應(yīng)FPGA的芯片手冊。
  • 關(guān)鍵字： Cyclone  Altera  Flash  FPGA  CPLD  SDRAM  FPGA最小系統(tǒng)  

基于Xilinx FPGA的嵌入式Linux設(shè)計流程

  • 結(jié)合FPGA和Linux雙方優(yōu)勢，可以很好地滿足嵌入式系統(tǒng)設(shè)計需求，量體裁衣，去除冗余。本文給出了一種基于Xilinx FPGA的嵌入式Linux操作系統(tǒng)解決方案。
  • 關(guān)鍵字： 操作系統(tǒng)加載  Linux  FPGA  

FPGA跨時鐘域異步時鐘設(shè)計的幾種同步策略

  • 實際的工程中，純粹單時鐘系統(tǒng)設(shè)計的情況很少，特別是設(shè)計模塊與外圍芯片的通信中，跨時鐘域的情況經(jīng)常不可避免。如果對跨時鐘域帶來的亞穩(wěn)態(tài)、采樣丟失、潛在邏輯錯誤等等一系列問題處理不當(dāng)，將導(dǎo)致系統(tǒng)無法運行。本文總結(jié)出了幾種同步策略來解決跨時鐘域問題。
  • 關(guān)鍵字： 跨時鐘域  同步時序  FPGA  

基于SPI Flash實現(xiàn)FPGA的復(fù)用配置

  • SPI(Serial Peripheral Interface，串行外圍設(shè)備接口)是一種高速、全雙工、同步的通信總線，在芯片的引腳上只占用4根線，不僅節(jié)約了芯片的引腳，同時在PCB的布局上還節(jié)省空間。正是出于這種簡單、易用的特性，現(xiàn)在越來越多的芯片集成了這種通信協(xié)議。
  • 關(guān)鍵字： 復(fù)用編程  SPIFlash  FPGA  

基于FPGA的數(shù)字化變電站計量儀表研究與設(shè)計

  • 提出一種基于IEC61850和SoPC的數(shù)字化變電站計量儀表設(shè)計方案。在DE2—70開發(fā)板的基礎(chǔ)上，首先依據(jù)IEC61850標(biāo)準(zhǔn)對數(shù)字化變電站計量儀表進(jìn)行了總體設(shè)計；其次對基于FPGA的電量參數(shù)算法進(jìn)行了研究；最后完成了光纖通信電路、快速以太網(wǎng)接口電路、雙軟核SoPC系統(tǒng)等硬件電路的設(shè)計?；贔PGA的數(shù)字化變電站計量儀表設(shè)計方案具有設(shè)計
  • 關(guān)鍵字： 數(shù)字化變電站  SOPC  FPGA  
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